CN113161356A - 存储器件、半导体结构及其形成方法 - Google Patents

存储器件、半导体结构及其形成方法 Download PDF

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Abstract

本公开提供一种存储器件、半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，衬底包括电容阵列区以及环绕电容阵列区的开放区域；在衬底上沉积导电层，导电层覆盖电容阵列区以及开放区域，位于开放区域的导电层中远离电容阵列区的侧壁具有台阶结构；在台阶结构上形成支撑结构；在导电层上形成掩膜层，掩膜层至少覆盖电容阵列区并露出支撑结构；以掩膜层为蚀刻阻挡层蚀刻未被掩膜层覆盖的导电层及支撑结构，以消除台阶结构。本公开的半导体结构的形成方法可防止互连结构短路，降低器件失效风险，提高产品良率。

Description

存储器件、半导体结构及其形成方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种存储器件、半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。互连结构作为动态随机存储器的核心部件，主要用于将电容阵列电学引出。
在制造过程中，通常需要在电容阵列外侧填充绝缘层，但是受电容阵列结构的影响容易在绝缘层中出现气隙，使得在绝缘层中形成的各互连结构短路，进而造成器件失效。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术中的不足，提供一种存储器件、半导体结构及其形成方法，可防止互连结构短路，降低器件失效风险，提高产品良率。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底包括电容阵列区以及环绕所述电容阵列区的开放区域；
在所述衬底上沉积导电层，所述导电层覆盖所述电容阵列区以及所述开放区域，位于所述开放区域的所述导电层中远离所述电容阵列区的侧壁具有台阶结构；
在所述台阶结构上形成支撑结构；
在所述导电层上形成掩膜层，所述掩膜层至少覆盖所述电容阵列区并露出所述支撑结构；
以所述掩膜层为蚀刻阻挡层蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构，以消除所述台阶结构。
在本公开的一种示例性实施例中，在消除所述台阶结构后，所述导电层远离所述电容阵列区的边界与所述电容阵列区的边缘具有目标距离；所述电容阵列区形成有电容阵列，在垂直于所述衬底的方向上，所述电容阵列在平行于所述衬底的方向上至少具有一凸起，所述凸起的高度不大于所述目标距离，所述导电层能完全覆盖所述凸起。
在本公开的一种示例性实施例中，所述掩膜层的材料为光刻胶，所述以所述掩膜层为蚀刻阻挡层蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构，以消除所述台阶结构，包括：
以所述衬底为蚀刻停止层，采用干法蚀刻工艺蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构。
在本公开的一种示例性实施例中，所述以所述衬底为蚀刻停止层，采用干法蚀刻工艺蚀刻未被所述光刻胶覆盖的所述导电层及所述支撑结构，包括：
采用选择性蚀刻工艺蚀刻所述支撑结构及位于所述光刻胶覆盖的区域以外的所述导电层，以使所述衬底上位于所述光刻胶覆盖的区域以外的区域中的所有膜层同时蚀刻至所述衬底表面。
在本公开的一种示例性实施例中，在垂直于所述衬底的方向上，所述支撑结构的顶表面高于除所述台阶结构以外的所述导电层的厚度的二分之一，并低于所述导电层的顶表面，且所述支撑结构与所述导电层的蚀刻选择比不小于1：2。
在本公开的一种示例性实施例中，所述衬底还包括外围区，所述开放区域位于所述外围区和所述电容阵列区之间；所述台阶结构延伸至所述外围区，所述支撑结构同时覆盖位于所述外围区及所述开放区域的台阶结构。
在本公开的一种示例性实施例中，在对所述支撑结构及所述导电层进行蚀刻后，所述外围区及所述开放区域的台阶结构被完全去除。
在本公开的一种示例性实施例中，在消除所述台阶结构前，在平行于所述衬底的方向上，所述导电层远离所述电容阵列区的边界与所述电容阵列区的边缘具有初始距离；所述初始距离大于所述目标距离。
在本公开的一种示例性实施例中，所述电容阵列区包括多个间隔排布的电容插塞，在所述电容阵列区上形成所述电容阵列包括：
在所述电容阵列区的表面形成依次交叠分布的牺牲层和支撑层；
以所述衬底为蚀刻停止层蚀刻所述牺牲层和所述支撑层，以在所述牺牲层和所述支撑层内形成多个间隔排布的电容孔，各所述电容孔与各所述电容插塞一一对应连通；
在所述电容孔内形成第一电极层，所述第一电极层与所述电容插塞接触连接；
去除各所述牺牲层；
在所述第一电极层和所述支撑层共同构成的结构的外表面和内表面形成介电层；
在所述介电层的表面形成第二电极层。
在本公开的一种示例性实施例中，还包括：
形成覆盖所述衬底及所述导电层的绝缘层。
在本公开的一种示例性实施例中，所述外围区包括导电接触塞，所述形成方法还包括：
在所述外围区形成第一互连结构，所述第一互连结构形成于所述绝缘层内，并与所述导电接触塞接触连接。
在本公开的一种示例性实施例中，所述形成方法还包括：
在位于所述导电层的表面的绝缘层内形成第二互连结构，所述第二互连结构与所述导电层连通。
在本公开的一种示例性实施例中，形成所述第一互连结构和所述第二互连结构包括：
以所述外围区的所述导电接触塞为蚀刻停止层蚀刻所述绝缘层，以形成第一过孔；
在所述第一过孔中形成第一互连结构；
以所述导电层为蚀刻停止层蚀刻位于所述导电层的表面的绝缘层，以形成第二过孔；
在所述第二过孔中形成第二互连结构。
根据本公开的一个方面，提供一种半导体结构，所述半导体结构由上述任意一项所述的半导体结构的形成方法形成。
根据本公开的一个方面，提供一种存储器件，包括上述任意一项所述的半导体结构。
本公开的存储器件、半导体结构及其形成方法，可通过支撑结构修饰台阶结构与导电层主体部分的高度差，使开放区域中位于台阶结构以外的导电层与台阶结构同时蚀刻至衬底表面，防止蚀刻过程中由于台阶结构的厚度较小而导致台阶结构所在区域被过度蚀刻至衬底内，进而损坏衬底中的各结构，可提高产品良率。同时，通过消除台阶结构，使得导电层的侧壁在垂直于衬底的方向上具有平整的表面，在后续形成绝缘层时不会因为导电层边缘部分不平整而产生气隙，进而避免在绝缘层中形成的各互连结构通过气隙连接在一起而短路，降低器件失效风险。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构的示意图。
图2为相关技术中气隙的示意图。
图3为相关技术中互连结构的示意图。
图4为相关技术中互连结构的俯视图。
图5为本公开实施方式中半导体结构的形成方法的流程图。
图6为本公开实施方式中电容阵列的示意图。
图7为本公开实施方式中形成电容阵列的流程图。
图8为本公开实施方式中电容孔的示意图。
图9为本公开实施方式中第一电极层的示意图。
图10为本公开实施方式中掩膜材料层的示意图。
图11为本公开实施方式中对掩膜材料层进行蚀刻后露出牺牲层的结构示意图。
图12为本公开实施方式中完成步骤S240后的示意图。
图13为本公开实施方式中导电层的示意图。
图14为本公开实施方式中完成步骤S130后的示意图。
图15为本公开实施方式中完成步骤S140后的示意图。
图16为本公开实施方式中完成步骤S150后的示意图。
图17为本公开实施方式中完成步骤S160后的示意图。
图18为本公开实施方式中步骤S160的流程图。
图19为本公开另一种实施方式中半导体结构的形成方法的流程图。
图20为本公开实施方式中互连结构的示意图。
图21为本公开实施方式中形成互连结构的流程图。
图22为本公开实施方式中第一过孔和第二过孔的示意图。
图中：100、衬底；200、电容阵列；201、支撑层；202、导电层；203、绝缘层；2031、气隙；204、互连结构；1、衬底；11、导电接触塞；2、电容阵列；21、第一牺牲层；22、第一支撑层；23、第二牺牲层；24、第二支撑层；25、第一电极层；26、介电层；27、第二电极层；210、凸起；220、电容孔；230、掩膜材料层；240、光刻胶；3、导电层；31、台阶结构；4、支撑结构；5、绝缘层；51、第一过孔；52、第二过孔；501、第一互连结构；502、第二互连结构。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
在相关技术中，如图1-图4所示，半导体结构主要包括衬底100和形成于衬底100上的电容阵列200，为了防止电容阵列200中的各电容之间倒塌而造成短路，需要在电容外围设置支撑层201，以对电容进行横向支撑。但是，由于支撑层201通常位于电容阵列200外部，使得电容阵列200的边缘部分在垂直于衬底的方向上呈现凹凸结构，导致在电容阵列200中填充的导电层202受凹凸结构的影响边缘不平整，在后续形成绝缘层203时由于边缘部分不平整而易产生气隙2031，进而使得在绝缘层203中形成的各互连结构204通过气隙2031连接在一起而引发短路，进而造成器件失效。
本公开实施方式提供了一种半导体结构的形成方法，该半导体结构可以是电容器，如图5所示，该形成方法可以包括步骤S110-步骤S150，其中：
步骤S110，提供衬底，所述衬底包括电容阵列区以及环绕所述电容阵列区的开放区域；
步骤S120，在所述衬底上沉积导电层，所述导电层覆盖所述电容阵列区以及所述开放区域，位于所述开放区域的所述导电层中远离所述电容阵列区的侧壁具有台阶结构；
步骤S130，在所述台阶结构上形成支撑结构；
步骤S140，在所述导电层上形成掩膜层，所述掩膜层至少覆盖所述电容阵列区并露出所述支撑结构；
步骤S150，以所述掩膜层为蚀刻阻挡层蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构，以消除所述台阶结构。
本公开的半导体结构的形成方法，可通过支撑结构修饰台阶结构与导电层主体部分的高度差，使开放区域中位于台阶结构以外的导电层与台阶结构同时蚀刻至衬底表面，防止蚀刻过程中由于台阶结构的厚度较小而导致台阶结构所在区域被过度蚀刻至衬底内，进而损坏衬底中的各结构，可提高产品良率。同时，通过消除台阶结构，使得导电层的侧壁在垂直于衬底的方向上具有平整的表面，在后续形成绝缘层时不会因为导电层边缘部分不平整而产生气隙，进而避免在绝缘层中形成的各互连结构通过气隙连接在一起而短路，降低器件失效风险。
如图5所示，在步骤S110中，提供衬底，所述衬底包括电容阵列区以及环绕所述电容阵列区的开放区域。
如图6所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。
衬底1内可形成有多个间隔分布的导电接触塞11，举例而言，可通过开孔工艺在衬底1内形成多个间隔排布的过孔，进而可通过真空蒸镀、磁控溅射或化学气相沉积等方式在各开孔内沉积导电材料，以在各开孔内形成导电接触塞11，当然，还可以通过其他方式形成导电接触塞11，在此不再一一列举。
衬底1可具有电容阵列区及开放区域，电容阵列区与开放区域可邻接分布，且开放区域可环绕于电容阵列区的外周，电容阵列区可用于形成电容阵列2，开放区域可用于形成其他电路结构。举例而言，电容阵列区可为圆形区域、矩形区域或不规则图形区域，当然，也可以是其他形状的区域，在此不做特殊限定。开放区域可为环形区域，并可环绕于电容阵列区的外周，其可以是圆环区域、矩形环区域或其他形状的环形区域，在此不再一一列举。
需要说明的是，电容阵列区和开放区域均可分布有导电接触塞11，其中：电容阵列区可包括多个间隔排布的导电接触塞11，且位于电容阵列区的各导电接触塞11均可作为电容插塞，并可分别与电容阵列区的各电容一一对应连接。
可在衬底1上形成电容阵列2，电容阵列2可位于电容阵列区，在本公开的一实施方式中，在垂直于衬底1的方向上，电容阵列2具有不规则形貌的外沿，且该不规则形貌的外沿在平行于衬底1的方向上至少具有一凸起210。举例而言，电容阵列2可包括多个间隔排布的柱状电容，各柱状电容可与位于电容阵列区的各电容插塞一一对应的接触连接。在使用时，多个柱状电容可同时充放电，从而提高电容量。
在本公开的一种实施方式中，如图6所示，每个柱状电容均可包括第一电极层25、支撑层、介电层26及第二电极层27，其中：
第一电极层25可呈条状，其可形成于衬底1的电容阵列区，并可与一电容插塞接触连接，且其可沿垂直于衬底1的方向向背离衬底1的一侧延伸，以便形成柱状电容。支撑层可位于第一电极层25的外周，可对第一电极层25进行横向支撑，举例而言，支撑层可包括第一支撑层22和第二支撑层24，第一支撑层22可环绕于第一电极层25的中部，可对第一电极层25的中部进行支撑，以防止第一电极层25的中部发生形变，避免第一电极层25与周围的柱状电容短接；第二支撑层24可环绕于第一电极层25远离衬底1的端部的外周，可对第一电极层25远离衬底1的端部进行支撑，以防止第一电极层25的端部发生形变，进一步减小电容阵列2的短路风险，第一支撑层22和第二支撑层24可构成电极支撑结构，从而对第一电极层25的各部分进行横向支撑。介电层26可随形贴附于第一电极层25和支撑层共同构成的结构的内表面和外表面。第二电极层27随形贴附于介电层26的表面，从而可在电容阵列区形成双面电容。在此过程中，由于支撑层形成于第一电极层25不同部位的外周，进而使得最终形成的电容阵列2的边缘部分在平行于衬底1的方向上具有凸起210。
此外，衬底1还可包括外围区，外围区可位于开放区域远离电容阵列区的一侧，并可与开放区域邻接分布，即：开放区域可位于外围区和电容阵列区之间。外围区也可形成有导电接触塞11，可在外围区形成互连结构，互连结构可与外围区的导电接触塞11接触连接，以将电容阵列2电学引出。
在本公开的一种示例性实施方式中，如图7所示，在所述电容阵列区形成电容阵列2，可包括步骤S210-步骤S260，其中：
步骤S210，在所述电容阵列区的表面形成依次交叠分布的牺牲层和支撑层。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在衬底1表面依次形成交叠分布的牺牲层和支撑层，该牺牲层和支撑层可至少形成于衬底1的电容阵列区。如图8所示，可采用原子层沉积工艺在衬底1的电容阵列区表面依次形成第一牺牲层21、第一支撑层22、第二牺牲层23及第二支撑层24。第一牺牲层21可形成于衬底1的表面；第一支撑层22可形成于第一牺牲层21背离衬底1的表面；第二牺牲层23可形成于第一支撑层22背离衬底1的表面，并可与第一牺牲层21的材料相同；第二支撑层24可形成于第二牺牲层23背离衬底1的表面，其可与第一支撑层22的材料相同。
需要说明的是，各支撑层均可由绝缘材料构成，举例而言，其材料可为Si3N4或SiCN，当然，也可以是其他绝缘材料，在此不再一一列举。
步骤S220，以所述衬底为蚀刻停止层蚀刻所述牺牲层和所述支撑层，以在所述牺牲层和所述支撑层内形成多个间隔排布的电容孔，各所述电容孔与各所述电容插塞一一对应连通。
可通过旋涂或其他方式在第二支撑层24上形成光刻胶，光刻胶的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。可采用掩膜版对光刻胶进行曝光，该掩膜版的图案可与电容孔220所需的图案匹配，且该图案在衬底1上的正投影可与电容阵列区的各电容插塞一一正对。随后，可对曝光后的光刻胶进行显影，从而形成显影区，该显影区可露出第二支撑层24，且显影区的图案可与电容孔220所需的图案相同，显影区的尺寸可与所需的电容孔220的尺寸相同。可通过干法蚀刻在显影区对各支撑层和各牺牲层进行蚀刻，以形成多个间隔排布的电容孔220，各电容孔220可一一对应的露出位于电容阵列区的各电容插塞，完成步骤S220后的结构如图8所示。
步骤S230，在所述电容孔内形成第一电极层，所述第一电极层与所述电容插塞接触连接。
可在各电容孔220内形成随形贴合于电容孔220的第一电极层25，第一电极层25可通过电容孔220与电容插塞接触连接。举例而言，可采用化学气相沉积工艺在电容孔220中形成第一电极层25，当然，还可通过其他工艺形成第一电极层25，在此不做特殊限定。完成步骤S220后的结构如图9所示。
步骤S240，去除各所述牺牲层。
如图10所示，可通过化学气相沉积或其它方式在第一电极层25背离衬底1的一侧形成掩膜材料层230，该掩膜材料层230可覆盖电容孔220远离电容插塞的一侧的开口。掩膜材料层230的材料可以是硅、氧化硅、氮化硅、氮氧化物或碳中至少一种，当然，也可以是其它材料，在此不再一一列举。掩膜材料层230可以是单层结构，也可以是多层结构，在此不做特殊限定。
可通过旋涂或其它方式在掩膜材料层230上形成光刻胶240，可采用掩膜版对光刻胶240进行曝光，掩膜版的图案可与距离衬底1最远的支撑层上的开口所需的图案匹配，该开口在衬底1上的正投影可覆盖于相邻两个电容孔220之间的区域，且其与相邻两个电容孔220在衬底1上的正投影可至少部分重合。随后，可对曝光后的光刻胶240进行显影，从而形成显影区，该显影区可露出掩膜材料层230。在显影区对掩膜材料层230及距离衬底1最远的支撑层进行蚀刻，以形成开口，该开口可露出与距离衬底1最远的支撑层邻接的牺牲层。
开口蚀刻完成后可对光刻胶240进行灰化处理，去除光刻胶240，并通过干法蚀刻工艺去除掩膜材料层230，使得掩膜材料层230不再覆盖电容孔220及距离衬底1最远的支撑层，最终形成的结构如图11所示。
可通过湿法蚀刻工艺去除距离衬底1最远的支撑层邻接的牺牲层(即：第二牺牲层23)。例如，可采用酸性溶液进行湿法蚀刻，以去除第二牺牲层23的材料。可通过干法蚀刻工艺去除部分位于第二牺牲层23下方的第一支撑层22，以露出位于第一支撑层22下方的第一牺牲层21，随后可通过湿法蚀刻工艺去除第一牺牲层21的材料。此时，位于第一电极层25中部的支撑层可对第一电极层25的中部进行横向支撑，距离衬底1最远的支撑层可对第一电极层25远离衬底1的端部进行横向支撑，避免各柱状电容之间发生短路，如图12示出了完成步骤S240后的示意图。
步骤S250，在所述第一电极层和所述支撑层共同构成的结构的外表面和内表面形成介电层。
介电层26可以是形成于第一电极层25和支撑层共同构成的结构的外表面和内表面上的薄膜，可通过真空蒸镀或磁控溅射等工艺形成介电层26，当然，还可以通过其他工艺形成介电层26，在此不再一一列举。介电层26可包括具有较高介电常数的材料，例如，其可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。
步骤S260，在所述介电层的表面形成第二电极层。
可采用化学气相沉积工艺在介电层26的表面形成第二电极层27，当然，还可通过其他工艺形成第二电极层27，在此不做特殊限定。第二电极层27的材料可以是氮化钛。
如图6所示，上述形成的第一电极层25、支撑层、介电层26和第二电极层27共同构成本公开的电容阵列2。
如图5所示，在步骤S120中，在所述衬底上沉积导电层，所述导电层覆盖所述电容阵列区以及所述开放区域，位于所述开放区域的所述导电层中远离所述电容阵列区的侧壁具有台阶结构。
如图13所示，可采用真空蒸镀、磁控溅射、化学气相沉积或原子层沉积等方式在衬底1上形成导电层3，导电层3可覆盖电容阵列区及开放区域，并可填满电容阵列区的各柱状电容的间隙，以使电荷与第二电极层27充分接触，有助于提高电容充电效率。在一实施方式中，导电层3可同时覆盖外围区，受成型工艺影响，导电层3的侧壁可呈凹凸状，举例而言，其侧壁可具有台阶结构31，该台阶结构31可位于开放区域，并可延伸至外围区内，台阶结构31的厚度可为2nm～400nm，当然，也可以是其他厚度，在此不做特殊限定。
在一实施方式中，导电层3可完全覆盖电容阵列2边缘部分的凸起210，以避免在后续形成绝缘层时因电容阵列区边缘不平整而形成气隙；同时，为了保证导电层3完全填充由凸起210引发的凹凸结构，导电层3可延伸至开放区域，在一实施方式中，在平行于衬底1的方向上，导电层3远离电容阵列区的边界与电容阵列区的边缘可具有初始距离，该初始距离可大于或等于400nm，以保证导电层3完全填充由凸起210引发的凹凸结构。
导电层3可由导体或半导体材料构成，举例而言，其可为硅材料、金属材料或金属化合物等，例如，其可以是硅、锗硅、钨、硅化钛、氧化钛或氧化钨等，在此不做特殊限定。
如图5所示，在步骤S130中，在所述台阶结构上形成支撑结构。
如图14所示，可采用原子层沉积或化学气相沉积等工艺在台阶结构31背离衬底1的一侧形成支撑结构4，支撑结构4可以是形成于台阶结构31表面的薄膜，也可以是形成于台阶结构31表面的涂层，在此不做特殊限定。支撑结构4在衬底1上的正投影可与台阶结构31在衬底1上的正投影重合。需要说明的是，当台阶结构31由开放区域延伸至外围区时，支撑结构4可同时覆盖位于外围区及开放区域的台阶结构31。
支撑结构4的材料与导电层3的材料不同，且其与导电层3的蚀刻速率也不同，支撑结构4的材料可为导电材料，也可为绝缘材料，在此不做特殊限定，例如，其可为旋涂碳(Spin-on Carbon，SOC)。
在本公开的一种示例性实施方式中，在垂直于衬底1的方向上，支撑结构4的顶表面可高于除台阶结构31以外的导电层3的厚度的二分之一，并低于导电层3的顶表面。举例而言，在垂直于衬底1的方向上，支撑结构4的厚度可为800nm，此时，台阶结构31的厚度可为2nm～400nm，除台阶结构31以外的导电层3的高度可为1500nm～2000nm。
如图5所示，在步骤S140中，在所述导电层上形成掩膜层，所述掩膜层至少覆盖所述电容阵列区并露出所述支撑结构。
可通过旋涂、涂覆或化学气相沉积等工艺在导电层3背离衬底1的表面形成掩膜层，掩膜层的材料可为光刻胶240。可对光刻胶240进行曝光并显影，以形成掩膜图形。该掩膜图形可至少露出所有的支撑结构4，当然，掩膜图形还可露出部分位于与外围区邻接的开放区域的导电层3，在此不做特殊限定。
举例而言，光刻胶240在衬底1上的正投影可至少覆盖电容阵列2在衬底1上的正投影。举例而言，在垂直于衬底1的方向上，光刻胶240的端部可至少与电容阵列2的边界对齐，还可由电容阵列区延伸至开放区域内。需要说明的是，光刻胶240未延伸至外围区内，即：光刻胶在衬底1上的正投影与位于外围区的导电接触塞11无交叠，完成步骤S140后的结构如图15所示。
如图5所示，在步骤S150中，以所述掩膜层为蚀刻阻挡层蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构，以消除所述台阶结构。
以衬底1为蚀刻停止层，采用干法蚀刻工艺以掩膜层为掩膜对未被掩膜层覆盖的导电层3及支撑结构4进行非等向蚀刻，以去除台阶结构31，在此过程中，位于外围区及开放区域的台阶结构31可被完全去除，进而露出位于外围区的导电接触塞11，完成步骤S150后的结构如图16所示。
在消除台阶结构31后，导电层3远离电容阵列区的边界与电容阵列区的边缘具有目标距离，在垂直于衬底1的方向上，电容阵列2中的凸起210在平行于衬底1的方向上的高度不大于目标距离，以保证导电层3能完全覆盖凸起210，且在本公开的一种实施方式中，初始距离可大于目标距离。
在本公开的一种示例性实施方式中，以所述掩膜层为蚀刻阻挡层蚀刻未被所述掩膜层覆盖的所述导电层3及所述支撑结构4，以消除所述台阶结构31包括以衬底1为蚀刻停止层，采用干法蚀刻工艺蚀刻未被所述掩膜层覆盖的导电层3及支撑结构4。
以衬底1为蚀刻停止层，采用干法蚀刻工艺以光刻胶240为掩膜对未被光刻胶240覆盖的区域进行非等向蚀刻，以去除覆盖于电容阵列区以外的导电层3及支撑结构4，以形成目标导电层。在此过程中，支撑结构4及台阶结构31可被完全去除，进而露出位于外围区的导电接触塞11。
在本公开的一种示例性实施方式中，可采用选择性蚀刻工艺蚀刻支撑结构4及位于光刻胶240覆盖的区域以外的区域的导电层3，可根据导电层3的材料类型及厚度、支撑结构4的材料类型及厚度以及不同蚀刻气体对各材料的蚀刻速率确定蚀刻气体的类型及蚀刻过程中各气体的流量，从而确定蚀刻选择比，以使衬底1上位于光刻胶240覆盖的区域以外的区域中的所有膜层同时蚀刻至衬底1表面。举例而言，当在垂直于衬底1的方向上，支撑结构4的顶表面高于除台阶结构31以外的导电层3的厚度的二分之一，并低于导电层3的顶表面时，支撑结构4与导电层3的蚀刻选择比不小于1：2。
在一实施方式中，可采用氧气、含氟气体及含卤气体的混合气体对支撑结构4及导电层3进行选择性蚀刻，可通过适当降低氧气的比例来达到同时较快的蚀刻导电层3和较慢的蚀刻支撑结构4的目的。举例而言，以上三种气体的蚀刻配比可为(1～2)：(4～10)：(20～50)，例如，氧气、含氟气体及含卤气体的蚀刻配比可为1:4:20、1:2:10、1:2:25或1:5:25，当然，也可以是其他配比，在此不再一一列举。
举例而言，含氟气体可为氟化氮(NF3)或四氟化碳(CF4)；含卤气体可为氯气(Cl2)、氢溴酸(HBr)或氢氟酸(HF)。需要说明的是，可根据导电层3的实际厚度设定蚀刻时间，举例而言，当导电层3的厚度为1500nm～2000nm时，蚀刻时间可为500-700s。
在本公开的一种示例性实施方式中，本公开的形成方法还可包括：
步骤S160，形成覆盖所述衬底及所述导电层的绝缘层。
可采用原子层沉积或化学气相沉积工艺在衬底1及导电层3的表面形成绝缘层5，可通过该绝缘层5将电容阵列2与其他结构隔开，避免各结构之间短路。同时，在此过程中，由于导电层3边缘部分为平整结构，因而在形成绝缘层5时不会在电容阵列区边缘部分产生气隙，完成步骤S160后的结构如图17所示。
在本公开的一种示例性实施方式中，形成覆盖所述衬底1及所述导电层3的绝缘层5，即：步骤S160，可以包括步骤S1610及步骤S1620，如图18所示，其中：
步骤S1610，在所述导电层及所述衬底的表面形成绝缘材料层。
可通过真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积或原子层沉积等方式在导电层3背离衬底1的表面及衬底1中未被导电层3覆盖的区域的表面形成绝缘材料层，绝缘材料层可由绝缘材料构成，举例而言，其材料可为二氧化硅，当然，绝缘材料层的材料也可为其他绝缘材料，在此不做特殊限定。
步骤S1620，对所述绝缘材料层的表面进行平坦化处理。
可对绝缘材料层背离衬底1的表面进行平坦化处理，以使位于导电层3表面的绝缘材料层具有平整的表面，以便为后续工艺提供平整的基准。
在本公开的一种示例性实施方式中，本公开的形成方法还可包括步骤S170及步骤S180，如图19所示，其中：
步骤S170，在所述外围区形成第一互连结构，所述第一互连结构形成于所述绝缘层内，并与所述导电接触塞接触连接。
如图20所示，第一互连结构501可形成于外围区表面的绝缘层5中，并可与外围区的导电接触塞11接触连接，以便将电容阵列2电学引出。第一互连结构501的材料可为导电材料，例如，其材料可为氮化钛或钨等。
步骤S180，在位于所述导电层的表面的绝缘层内形成第二互连结构，所述第二互连结构与所述导电层连通。
第二互连结构502可形成于导电层3表面的绝缘层5中，并可与导电层3接触连接。第二互连结构502可以有多个，多个第二互连结构502可间隔分布，并可分别与导电层3接触连接。第二互连结构502的材料可为导电材料，例如，其材料可为氮化钛或钨等。
在本公开的一种示例性实施方式中，形成第一互连结构501和第二互连结构502可以包括步骤S310-步骤S340，如图21所示，其中：
步骤S310，以所述外围区的所述导电接触塞为蚀刻停止层蚀刻所述绝缘层，以形成第一过孔。
如图22所示，可通过光刻工艺蚀刻位于外围区的绝缘层5，以在绝缘层5中形成第一过孔51，第一过孔51可与外围区的导电接触塞11正对设置，其可为通孔，并可露出外围区的导电接触塞11。
步骤S320，在所述第一过孔中形成第一互连结构。
可通过化学气相沉积工艺在第一过孔51内形成第一互连结构501，该第一互连结构501可通过第一过孔51与外围区的导电接触塞11连通，以便将电容阵列2电学引出。
第一互连结构501可以包括连接层和引出层，连接层可随形贴附于第一过孔51的孔壁和底面，并可与外围区的导电接触塞11连通，引出层可位于连接层上，且可填满第一过孔51。连接层和引出层的材料均可为导电材料，例如，连接层的材料可为氮化钛，引出层的材料可为钨。
步骤S330，以所述导电层为蚀刻停止层蚀刻位于所述导电层的表面的绝缘层，以形成第二过孔。
以导电层3为蚀刻停止层，通过光刻工艺蚀刻位于导电层3表面的绝缘层5，以在绝缘层5中形成第二过孔52，第二过孔52可为通孔，并可与导电层3的表面接触连接。
步骤S340，在所述第二过孔中形成第二互连结构。
第二互连结构502可与第一互连结构501的结构和材料均相同，例如，第二互连结构502也可包括连接层和引出层，连接层可随形贴附于第二过孔52的孔壁和底面，并可与导电层3接触连接，引出层可填满第二过孔52。
本公开实施例还提供一种半导体结构，该半导体结构可由上述任一实施方式的半导体结构的形成方法形成。
上述半导体结构中各部分的具体细节、形成工艺以及有益效果已经在对应的半导体结构的形成方法中进行了详细描述，因此，此处不再赘述。
本公开实施例还提供一种存储器件，该存储器件可包括由上述任一实施方式中的形成方法形成的半导体结构，其具体细节、形成工艺以及有益效果已经在对应的半导体结构的形成方法及半导体结构中进行了详细说明，此处不再赘述。
举例而言，该存储器件可以是DRAM(Dynamic Random Access Memory，动态随机存取存储器)，当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括电容阵列区以及环绕所述电容阵列区的开放区域；
在所述衬底上沉积导电层，所述导电层覆盖所述电容阵列区以及所述开放区域，位于所述开放区域的所述导电层中远离所述电容阵列区的侧壁具有台阶结构；
在所述台阶结构上形成支撑结构；
在所述导电层上形成掩膜层，所述掩膜层至少覆盖所述电容阵列区并露出所述支撑结构；
以所述掩膜层为蚀刻阻挡层蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构，以消除所述台阶结构。
2.根据权利要求1所述的形成方法，其特征在于，在消除所述台阶结构后，所述导电层远离所述电容阵列区的边界与所述电容阵列区的边缘具有目标距离；所述电容阵列区形成有电容阵列，在垂直于所述衬底的方向上，所述电容阵列在平行于所述衬底的方向上至少具有一凸起，所述凸起的高度不大于所述目标距离，所述导电层能完全覆盖所述凸起。
3.根据权利要求1所述的形成方法，其特征在于，所述掩膜层的材料为光刻胶，所述以所述掩膜层为蚀刻阻挡层蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构，以消除所述台阶结构，包括：
以所述衬底为蚀刻停止层，采用干法蚀刻工艺蚀刻未被所述掩膜层覆盖的所述导电层及所述支撑结构。
4.根据权利要求3所述的形成方法，其特征在于，所述以所述衬底为蚀刻停止层，采用干法蚀刻工艺蚀刻未被所述光刻胶覆盖的所述导电层及所述支撑结构，包括：
采用选择性蚀刻工艺蚀刻所述支撑结构及位于所述光刻胶覆盖的区域以外的所述导电层，以使所述衬底上位于所述光刻胶覆盖的区域以外的区域中的所有膜层同时蚀刻至所述衬底表面。
5.根据权利要求4所述的形成方法，其特征在于，在垂直于所述衬底的方向上，所述支撑结构的顶表面高于除所述台阶结构以外的所述导电层的厚度的二分之一，并低于所述导电层的顶表面，且所述支撑结构与所述导电层的蚀刻选择比不小于1：2。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底还包括外围区，所述开放区域位于所述外围区和所述电容阵列区之间；所述台阶结构延伸至所述外围区，所述支撑结构同时覆盖位于所述外围区及所述开放区域的台阶结构。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，在对所述支撑结构及所述导电层进行蚀刻后，所述外围区及所述开放区域的台阶结构被完全去除。
8.根据权利要求2所述的半导体结构的形成方法，其特征在于，在消除所述台阶结构前，在平行于所述衬底的方向上，所述导电层远离所述电容阵列区的边界与所述电容阵列区的边缘具有初始距离；所述初始距离大于所述目标距离。
9.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述电容阵列区包括多个间隔排布的电容插塞，在所述电容阵列区上形成所述电容阵列包括：
在所述电容阵列区的表面形成依次交叠分布的牺牲层和支撑层；
以所述衬底为蚀刻停止层蚀刻所述牺牲层和所述支撑层，以在所述牺牲层和所述支撑层内形成多个间隔排布的电容孔，各所述电容孔与各所述电容插塞一一对应连通；
在所述电容孔内形成第一电极层，所述第一电极层与所述电容插塞接触连接；
去除各所述牺牲层；
在所述第一电极层和所述支撑层共同构成的结构的外表面和内表面形成介电层；
在所述介电层的表面形成第二电极层。
10.根据权利要求6所述的半导体结构的形成方法，其特征在于，还包括：
形成覆盖所述衬底及所述导电层的绝缘层。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述外围区包括导电接触塞，所述形成方法还包括：
在所述外围区形成第一互连结构，所述第一互连结构形成于所述绝缘层内，并与所述导电接触塞接触连接。
12.根据权利要求11所述的形成方法，其特征在于，所述形成方法还包括：
在位于所述导电层的表面的绝缘层内形成第二互连结构，所述第二互连结构与所述导电层连通。
13.根据权利要求12所述的形成方法，其特征在于，形成所述第一互连结构和所述第二互连结构包括：
以所述外围区的所述导电接触塞为蚀刻停止层蚀刻所述绝缘层，以形成第一过孔；
在所述第一过孔中形成第一互连结构；
以所述导电层为蚀刻停止层蚀刻位于所述导电层的表面的绝缘层，以形成第二过孔；
在所述第二过孔中形成第二互连结构。
14.一种半导体结构，其特征在于，所述半导体结构由权利要求1-13任一项所述的半导体结构的形成方法形成。
15.一种存储器件，其特征在于，包括权利要求14所述的半导体结构。
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