KR100520223B1 - 반도체 소자 제조방법 및 그에 따른 구조 - Google Patents

반도체 소자 제조방법 및 그에 따른 구조 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법 및 그에 따른 구조에 관한 것으로, 본발명에 의한 반도체 소자의 제조방법은 스토리지 노드에 각기 전기적으로 접촉되어질 도전성 플러그들을 반도체 기판에 형성한 후, 제1절연막 및 쓰러짐 방지용 절연막을 순차적으로 형성하는 단계와; 상기 쓰러짐 방지용 절연막을 상기 하부구조의 길이방향에 대하여 일정한 각도를 이루는 방향으로 일정 폭만큼이 남겨지도록 패터닝함에 의해 형성된 복수 개의 사각형 패턴들이 일정한 간격으로 서로 이격되어 있는 형태의 쓰러짐 방지막을 형성하는 단계와; 상기 쓰러짐 방지막이 형성된 상기 반도체 기판 전면에 제2절연막을 형성한 후, 스퀘어 타입의 식각 마스크 패턴을 이용하여 상기 제2절연막, 쓰러짐 방지막, 및 제1절연막의 일부를 식각하여 스토리지 노드 형성 개구를 형성하는 단계; 및 상기 스토리지 노드 형성 개구 내에 도전막을 충진하여 메모리 셀의 커패시터를 이루는 스토리지 노드를 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 스토리지 노드의 쓰러짐을 최소화 할 수 있고 실제 양산에 적용되어 생산성 향상에 기여할 수 있다.

Description

반도체 소자 제조방법 및 그에 따른 구조{Method for manufacturing semiconductor device and structure thereof}
본 발명은 반도체 소자의 제조방법 및 그에 따른 구조에 관한 것으로, 더욱 구체적으로는 디램(DRAM : Dynamic Random Access Memory)등과 같은 반도체 메모리에서의 스토리지 노드의 쓰러짐을 최소화 할 수 있는 반도체 소자의 제조방법 및 그에 따른 구조에 관한 것이다.
일반적으로, 디램의 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성되어 있다. 그러한 커패시터는 반도체 기판에서 형성되는 위치에 따라 적층형과 트렌치형으로 대별된다.
반도체 유우저들의 다양한 요구에 부응하여, 적층형 커패시터를 채용하는 반도체 메모리를 제조하는 반도체 메이커는 제한된 면적 내에서 보다 높은 커패시턴스를 가지는 커패시터를 제조하기 위해 온갖 연구를 꾸준히 하고 있는 실정이다. 왜냐하면, 메모리 셀의 고집적화로 인하여 보다 타이트해진 임계치수(CD:Critical Dimension)는 커패시턴스를 낮게 하고 있지만, 리프레쉬 동작주기를 규정값 범위 이내로 보장하기 위해서는 커패시턴스는 제한된 면적 내에서 보다 높을 것이 요구되기 때문이다.
최근에 반도체 메모리의 집적도가 더욱 증가함에 따라, 하부전극인 노드인 스토리지 노드와 상부전극인 플레이트 노드로 통상 이루어지는 커패시터의 패턴 사이즈는 수십 마이크론미터 이하로 점점 작아지고 있다. 이에 따라 상기 스토리지 노드의 바닥 임계치수가 너무 작아 제조공정에서 본래의 패턴을 유지하지 못하고 스토리지 노드가 쓰러지게 되는 이른 바, 리닝(leaning)현상이 흔히 일어난다.
그러한 리닝 현상을 해결하기 위해 스트레이트(straight) 구조로 형성된 하부구조 상에서, 스트레이트 타입의 스토리지 노드를 형성하여 상기 스토리지 노드의 바닥 임계치수를 늘리거나 스토리지 노드의 높이를 낮추는 방법이 본 분야에서 널리 알려져 왔다. 그러나 전자의 스트레이트 타입의 방법은 디자인 룰(design rule)이 일단 정해지면 바닥 임계치수를 늘리기가 그다지 쉽지 않다는 단점이 있고, 후자의 방법은 원하는 커패시턴스를 얻기가 매우 어려운 단점이 있는 것으로 알려져 있다.
최근에는 상기 전자의 방법을 개량하여, 제한된 면적 내에서 바닥 임계치수를 보다 크게 하여 리닝현상의 발생을 줄이는 진보된 방법이 본 분야에서 알려졌다. 그러한 개량 방법은 스토리지 노드를 형성함에 있어, 활성(active)영역, 게이트, 비트라인 콘택, 스토리지 노드 콘택(storage node contact 또는 buried contact) 및 비트라인 패턴들을 기존의 스트레이트 구조에 비해 약간 비스듬하게 대각선 방향으로 형성하고, 그 위에 스퀘어(square) 타입의 스토리지 노드를 형성하는 것이다. 상기한 개량방법은 스토리지 노드의 바닥 임계치수를 기존의 스트레이트 타입의 스토리지 노드에 비해 상당히 늘리는 것으로서, 본 분야에서는 다이아고날(Diagonal) 구조로 알려져 있다. 그러나, 상기 다이아고날 구조는 스토리지 노드의 임계치수를 늘려 안정성을 확보할 수 있다는 장점이 있으나, 스토리지 노드와 연결되는 스토리지 노드 콘택 형성 과정이 매우 복잡하다는 문제를 갖는다.
상기 다이아고날 구조에서의 중간 제조공정들의 복잡성 문제를 해소하기 위해, 최근에는 스트레이트 구조와 다이아고날 구조의 장점을 취하여 스퀘어 타입 스토리지 노드의 형성방법이 또한 개시되었다. 그러한 방법에서는 액티브영역, 게이트, 비트 라인, 및 스토리지 노드 콘택 등의 구조가 기존의 스트레이트 구조로 형성된다. 그리고 나서, 상부 전체에 버퍼막(buffer layer)을 형성한 후, 버퍼막에 패드 콘택을 형성함에 의해 스퀘어 타입의 스토리지 노드와 스트레이트 구조로 형성된 스토리지 노드 콘택이 서로 연결된다. 상기 스퀘어 타입의 스토리지 노드의 제조에 의하면, 상기 스퀘어 타입 스토리지 노드의 바닥 임계치수(CD)가 전술한 스트레이트 구조에 의해 형성된 스트레이트 타입의 스토리지 노드의 경우보다 약 2 배정도 크게 향상되는 것으로 알려져 있다. 그러나, 이러한 스퀘어 타입의 스토리지 노드의 경우에도 디자인 룰의 축소와 스토리지 노드의 높이 증가로 인한 리닝 현상을 완벽하게 방지할 수는 없게 되었다. 따라서, 스퀘어 타입의 스토리지 노드를 제조함에 있어서 쓰러짐을 최소화 할 수 있는 다양한 쓰러짐 방지막의 형성방법이 제안되기에 이르렀다. 또한, 쓰러짐 방지막의 패턴이 디자인 룰의 축소로 인하여 점점 작아짐에 따라 실제 양산성 있는 공정에 적용가능한지의 여부도 문제되고 있는 실정이다.
이하에서는 종래의 기술에 따른 반도체 소자 제조방법이 상술된 문제점을 중심으로 본 발명의 철저한 이해를 제공하고자 하는 의도에서 도 1 내지 도 6을 참조로 설명될 것이다.
도 1 내지 도 4는 종래의 기술에 따른 반도체 소자에서의 스토리지 노드를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이고, 도 5는 도 1 내지 도 4의 공정에 의해 형성된 스토리지 노드의 개략적인 평면도이며, 도 6은 도 5의 A-B선을 따라 자른 단면도이다.
도 1에 도시된 바와 같이, COB(Capacitor Over Bitline)구조의 디램(DRAM)에서 스토리지 노드를 형성하기 이전의 공정수행 결과가 나타나 있다. 상기의 결과는 여러 가지의 공정 단계를 거쳐 형성된다. 반도체 기판(11)의 소정영역에 소자분리막(3)이 형성되어 복수개의 활성영역들이 한정된다. 상기 활성영역들 의 일부에 게이트 산화막(미도시)이 형성된다.. 상기 게이트 산화막이 형성된 결과물상에 게이트 전극(미도시) 및 게이트 캡핑막(미도시)이 형성된다. 상기 소자분리막(3) 및 게이트 캡핑막을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온을 주입하여 고농도의 불순물 영역들(4s)이 형성되도록 한다. 여기서 상기 각 활성영역들 상에 형성된 불순물 영역들(4s)은 단면의 구조상 셀 트랜지스터의 소오스 영역(4s)만이 나타나 있고 드레인 영역(미도시)은 나타나 있지 않으나 상기 소오스 영역(4s) 형성과 동시에 드레인 영역도 형성된다. 다음으로, 상기 게이트 전극(미도시) 및 게이트 캡핑막의 측벽에 게이트 스페이서(미도시)가 형성된다. 상기 게이트 스페이서를 갖는 반도체 기판 전면에 제1층간 절연막(13)이 형성된다. 상기 제1층간 절연막(13)을 식각 마스크 패턴을 이용하여 식각하여 상기 드레인 영역과 연결되는 비트라인 패드(미도시)와 상기 소오스 영역(4s)을 연결하는 스토리지 노드 콘택 패드(12)가 형성되도록 한다. 상기 비트라인 패드(미도시) 및 스토리지 노드 콘택 패드(12)를 포함하는 반도체 기판 전면에 제2층간 절연막(16a)이 형성된다. 상기 제2층간 절연막(16a)을 패터닝함에 의하여 비트라인 콘택(미도시)이 형성된다. 상기 비트라인 콘택의 상부에 비트라인(16b) 및 비트라인 캡핑막(16c)이 순차적으로 형성된다. 그리고, 상기 비트라인(16b) 및 비트라인 캡핑막(16c)의 측벽에 비트라인 스페이서(15)가 형성된다. 상기 각 비트라인(16b)은 상기 비트라인 콘택를 통하여 비트라인 패드와 전기적으로 접속된다. 상기 비트라인 스페이서(15)를 포함하는 반도체 기판 전면에 제3층간 절연막(미도시)을 형성한다. 상기 제3층간 절연막 및 제2층간 절연막(16a)을 연속적으로 패터닝하여 스토리지 노드 콘택(17)이 형성된다.
상기한 스토리지 노드를 형성하기 이전의 공정수행 결과는 상기 활성영역(4s), 비트라인 콘택, 스토리지 노드 콘택 패드(12), 비트라인(16b), 게이트 및 스토리지 노드 콘택(17) 등의 하부구조가 스트레이트 구조로 형성되어 있음을 보여주고 있다.
도 2에 도시된 바와 같이, 상기 스토리지 노드 콘택(17)이 형성된 결과물 전면에 식각정지막(20) 및 주형산화막(22)이 순차적으로 형성된다. 상기 식각정지막(20)은 실리콘 질화막 등으로 형성될 수 있으며, 상기 주형산화막(22)에 비해 식각선택비가 높은 막질로 대체될 수 있다. 또한, 상기 주형산화막(22)은 PE-TEOS의 단일막 또는 PE-TEOS막을 포함하는 다층막으로 형성된다.
도 3에 도시된 바와 같이, 상기 주형산화막(22) 상에 스토리지 노드가 형성될 부분을 노출시키는 포토레지스트 패턴(미도시)이 형성된다. 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 주형산화막(22)을 상기 식각정지막(20)이 노출될 때까지 식각한 후, 상기 노출된 식각정지막(20)을 제거하여 상기 스토리지 노드 콘택(17)의 일부가 노출되는 개구가 형성되도록 한다. 상기 개구 형성후에 상기 포토레지스트 패턴은 에싱공정을 통해 제거된다.
도 4에 도시된 바와 같이, 상기 개구의 내부를 포함하는 반도체 기판(11)의 전면에 CVD공정을 진행하여 폴리실리콘으로 이루어진 도전막(30)을 충진한다. 그리고, 상기 주형산화막(22)의 상부에 잔류된 도전막이 제거될 때까지 CMP 또는 에치백 등의 평탄화 공정을 진행함에 의하여 스토리지 노드(30)가 형성된다.
도 5에서는 도1 내지 도 4의 공정에 의해서 형성된 스토리지 노드의 평면도가 나타나 있고, 도 6에서는 도 5의 A-B에 의한 단면도가 개략적으로 나타나있다. 상기한 스토리지 노드(30)는 실린더 형의 구조를 갖는 스토리지 노드로써 기존의 스트레이트 타입으로 형성되며, 스토리지 노드 콘택 패드(12)와 스토리지 노드 콘택(17)과 전기적으로 연결되어 셀 트랜지스터의 스토리지 노드로서 기능하게 된다.
상술한 종래 기술은 쓰러짐 방지막이 없는 스토리지 노드의 형성공정을 나타낸 것으로 상기한 종래 기술에 의한 스토리지 노드의 경우에는 쓰러짐 방지막이 없어 스토리지 노드의 높이 증가로 인한 스토리지 노드의 쓰러짐을 방지할 수 없다. 따라서, 스토리지 노드 전극들이 쉽게 기울어지거나 파손되는 멀티 비트 페일(multi bit fail)이 발생되며, 인접하는 스토리지 노드 전극의 상부가 접촉되는 2 비트 페일(twin bit fail)이 발생되어 반도체 메모리 소자의 특성저하 및 불량이 유발되는 문제점이 발생된다. 또한, 쓰러짐 방지막을 형성한다 하더라도 디자인 룰의 축소로 인하여 패턴의 형성이 점점 어려워진다. 따라서, KrF를 이용하는 패턴을 형성하는 상황에서 ArF를 이용하여 패턴을 형성하는 단계에 이르고 있는 실정으로써, 실제 공정에서의 양산성 있는 공정을 수행하기가 어려운 문제점이 있으며, 공정의 안정성이나 신뢰성의 향상을 기대하기가 어렵다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복 할 수 있는 을 반도체 소자의 제조방법 및 그에 따른 구조를 제공하는 데 있다.
본 발명의 다른 목적은 반도체 소자를 구성하는 커패시터를 이루는 스토리지 노드의 쓰러짐을 최소화 할 수 있는 반도체 소자 제조방법 및 그에 따른 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 쓰러짐 방지막의 패턴에 있어서, I-Line으로도 패턴이 가능하게 하여, 간단하고 저렴하게 실제 양산에 기여 할 수 있는 반도체 소자의 제조방법 및 그에 따른 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 커패시터의 하부전극을 구성하는 스토리지 노드가 안정성 있게 제조되도록 함에 의해 공정의 신뢰성 및 반도체 메모리의 제조 수율을 개선할 수 있는 방법 및 그에 따른 쓰러짐 방지 구조를 제공함에 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화(embodiment)에 따라, 본 발명에 의한 반도체 소자 제조방법은, 스토리지 노드에 각기 전기적으로 접촉되어질 도전성 플러그들을 반도체 기판에 형성한 후, 제1절연막 및 쓰러짐 방지용 절연막을 순차적으로 형성하는 단계와; 상기 쓰러짐 방지용 절연막을 상기 하부구조의 길이방향에 대하여 일정한 각도를 이루는 방향으로 일정 폭만큼이 남겨지도록 패터닝함에 의해 형성된 복수 개의 사각형 패턴들이 일정한 간격으로 서로 이격되어 있는 형태의 쓰러짐 방지막을 형성하는 단계와; 상기 쓰러짐 방지막이 형성된 상기 반도체 기판 전면에 제2절연막을 형성한 후, 스퀘어 타입의 식각 마스크 패턴을 이용하여 상기 제2절연막, 쓰러짐 방지막, 및 제1절연막의 일부를 식각하여 스토리지 노드 형성 개구를 형성하는 단계와; 상기 스토리지 노드 형성 개구 내에 도전막을 충진하여 메모리 셀의 커패시터를 이루는 스토리지 노드를 형성하는 단계를 포함함을 특징으로 한다.
상기한 반도체 소자의 제조방법에서는, 상기 개구부를 형성한 후 도전막을 충진하기 전에, 상기 쓰러짐 방지막의 일부가 수평적으로 돌출되도록 하기 위해 상기 개구부 내부를 세정하는 단계를 더 포함하여 이루어질 수 있으며, 상기 쓰러짐 방지막을 형성하는 사각형의 패턴은 길이방향으로는 후 공정에서 형성되는 스토리지 노드들이 상기 사각형 패턴의 중앙에 연속하여 중첩되고, 상기 패턴의 폭방향으로는 상기 중앙에 중첩되는 스토리지 노드들의 좌우에 각각 인접되는 스토리지 노드들의 일부가 상기 사각형의 패턴에 중첩되도록 형성될 수 있다. 또한, 상기 쓰러짐 방지막을 형성하는 사각형 패턴의 일정한 간격의 이격은 상기 폭의 절반의 사이즈에 해당되는 사이즈일 수 있다. 상기 스토리지 노드는 디램(DRAM)셀용 커패시터의 스토리지 노드일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 의한 반도체 소자의 제조방법은, 스트레이트 구조의 하부구조를 가지며 상기 하부 구조는 메모리 셀 트랜지스터의 활성영역들을 후속의 공정에서 형성될 스토리지 노드와 각기 대응적으로 연결하기 위한 도전영역들을 층간 절연막내에 가지는 반도체 기판을 준비하는 단계와; 상기 반도체 기판에 식각정지막, 제1절연막, 및 쓰러짐 방지용 절연막을 순차적으로 형성하는 단계와; 상기 쓰러짐 방지용 절연막을 상기 하부구조의 길이방향에 대하여 일정한 각도를 이루는 방향으로 일정 폭만큼이 남겨지도록 식각함에 의해 형성된 복수 개의 사각형 패턴들이 상기 폭의 절반에 해당되는 길이만큼 서로 이격되어 있게 되는 쓰러짐 방지막을 형성하는 단계와; 상기 쓰러짐 방지막이 형성된 상기 반도체 기판 전면에 제2절연막을 형성하는 단계와: 스퀘어 타입의 스토리지 노드를 형성하기 위한 마스크 패턴을 이용하여 상기 제2절연막, 쓰러짐 방지막, 및 제1절연막의 일부를 상기 식각정지막의 표면이 노출될 때까지 식각하여 개구부를 형성하는 단계와; 상기 노출된 식각정지막을 제거하고 상기 개구부 내에서 상기 쓰러짐 방지막의 일부가 돌출되도록 상기 개구부 내부를 세정하는 단계와; 상기 쓰러짐 방지막이 돌출된 개구구 내에 도전막을 충진하여 스토리지 노드를 형성하는 단계를 포함하여 이루어진다.
상기한 반도체 소자의 제조방법에서는, 상기 쓰러짐 방지막을 형성하는 사각형의 패턴은 길이방향으로는 후 공정에서 형성되는 스토리지 노드들이 상기 사각형 패턴의 중앙에 연속하여 중첩되고, 상기 패턴의 폭방향으로는 상기 중앙에 중첩되는 스토리지 노드들의 좌우에 인접되는 스토리지 노드들의 일부가 상기 사각형의 패턴에 중첩되도록 형성될 수 있으며, 상기 스토리지 노드는 스퀘어 타입의 스토리지 노드일 수 있으며, 상기 스토리지 노드는 디램(DRAM)셀용 커패시터의 스토리지 노드일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 의한 반도체 소자의 구조는, 도전성 플러그들을 포함하는 반도체 기판의 하부구조가 스트레이트 구조로 된 반도체 메모리 장치에서, 상기 도전성 플러그들과 각기 대응적으로 연결되며, 스토리지 노드 형성 개구 내에 형성되는 스토리지 노드의 구조에 있어서: 상기 하부구조의 일부상부에 순차적으로 형성된 제1절연막 및 제2절연막의 제1다층막과; 상기 하부구조의 일부상부에 제1절연막, 쓰러짐 방지막, 및 제2절연막이 순차적으로 형성되어 제1다층막과 같은 높이를 가지는 제2다층막과; 상기 제1다층막과 제2다층막의 사이에 도전성 플러그를 노출시키며, 상기 제1다층막과 제2다층막의 이격거리 만큼의 임계치수를 가지며, 상기 제2다층막의 쓰러짐 방지막이 수평적으로 일부 돌출된 제1스토리지 노드 형성개구와; 상기 제2다층막들 사이에 도전성 플러그를 노출시키며, 상기 제2다층막들 사이의 이격거리 만큼의 임계치수를 가지며, 상기 제2다층막들의 쓰러짐 방지막이 수평적으로 일부 돌출된 제2스토리지 노드 형성 개구를 구비하여 이루어지고, 상기 제1스토리지 노드 형성 개구는 좌우로 각각 인접되는 제1스토리지 노드 형성 개구 및 제2스토리지 노드 형성 개구를 가지며, 제2스토리지 노드 형성 개구는 좌우로 각각 인접되는 제1스토리지 노드 형성 개구 들을 가짐을 가짐을 특징으로 한다. 상기 제1 및 제2 스토리지 노드 형성 개구에는 스퀘어 타입의 스토리지 노드가 형성될 수 있다.
상기한 본 발명의 제조방법 및 구조에 따르면, 스토리지 노드의 쓰러짐을 최소화 할 수 있고, 실제 양산에 간단하고 저렴하게 적용될 수 있는 장점이 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 7 내지 도 13을 참조로 설명되어질 것이다.
도 7 내지 도 13는 본 발명의 일 실시예에 따른 반도체 소자에서의 스토리지 노드를 형성하는 방법을 순차적으로 나타내는 공정 단면도들 및 평면도이다.
도 7에 도시된 바와 같이, COB(Capacitor Over Bitline)구조의 디램(DRAM)에서 스토리지 노드를 형성하기 이전의 공정수행 결과가 나타나 있다. 상기의 결과는 여러 가지의 공정 단계를 거쳐 형성된다. 즉, 반도체 기판(111)의 소정영역에 소자분리막(103)이 형성되어 복수개의 활성영역들이 한정된다. 상기 활성영역들의 일부에 게이트 산화막(미도시)이 형성된다.. 상기 게이트 산화막이 형성된 결과물상에 게이트 전극(미도시) 및 게이트 캡핑막(미도시)이 형성된다. 상기 소자분리막(103) 및 게이트 캡핑막을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온을 주입하여 고농도의 불순물 영역들이 형성되도록 한다. 여기서 상기 각 활성영역들 상에 형성된 불순물 영역들은 단면의 구조상 셀 트랜지스터의 소오스 영역(104s)만이 나타나 있고 드레인 영역(미도시)은 나타나 있지 않으나 상기 소오스 영역(104s) 형성과 동시에 드레인 영역도 형성된다. 다음으로, 상기 게이트 전극(미도시) 및 게이트 캡핑막의 측벽에 게이트 스페이서(미도시)가 형성된다. 상기 게이트 스페이서를 갖는 반도체 기판 전면에 제1층간 절연막(113)이 형성된다. 상기 제1층간 절연막(113)을 식각 마스크 패턴을 이용하여 식각하여 상기 드레인 영역과 연결되는 비트라인 패드(미도시)와 상기 소오스 영역(104s)과 연결되는 스토리지 노드 콘택 패드(112)가 형성된다. 상기 비트라인 패드(미도시) 및 스토리지 노드 콘택 패드(112)를 포함하는 반도체 기판 전면에 제2층간 절연막(116a)이 형성된다. 상기 제2층간 절연막(116a)을 패터닝함에 의하여 비트라인 콘택(미도시)이 형성된다. 상기 비트라인 콘택의 상부에 비트라인(116b) 및 비트라인 캡핑막(116c)이 순차적으로 형성된다. 그리고, 상기 비트라인(116b) 및 비트라인 캡핑막(116c)의 측벽에 비트라인 스페이서(115)가 형성된다. 상기 각 비트라인(116b)은 상기 비트라인 콘택를 통하여 비트라인 패드와 전기적으로 접속된다. 상기 비트라인 스페이서(115)를 포함하는 반도체 기판 전면에 제3층간 절연막(미도시)을 형성한다. 상기 제3층간 절연막 및 제2층간 절연막(116a)을 연속적으로 패터닝하여 스토리지 노드 콘택(117)이 형성된다.
상기한 바와 같이, 스토리지 노드를 형성하기 이전의 공정수행 결과로써 상기 활성영역(104s), 비트라인 콘택, 스토리지 노드 콘택 패드(112), 비트라인(116b), 게이트 및 스토리지 노드 콘택(117) 등의 하부구조가 기존의 스트레이트 구조로 형성된다..
도 8에 도시된 바와 같이, 상기 하부구조가 형성된 반도체 기판(111)의 전면에 식각정지막(120)이 형성될 수 있다. 상기의 식각정지막(120)은 후공정에서 스토리지 노드 형성 개구를 형성하기 위해 식각을 진행할 때 하부구조의 손상을 방지하며 오버 에칭(over etching)을 최소화하기 위해 형성될 수 있다. 상기 식각 정지막은 실리콘 질화막(SiN)으로 형성될 수 있다. 상기 식각정지막(120)이 형성되기 전에 버퍼막이 형성되어 질 수 있는데, 후공정에서의 식각 등의 공정 수행시 하부구조의 손상을 방지하기 위함이다. 상기 식각정지막(120)이 형성된 결과물 상에 제1절연막(122)이 형성된다. 상기 제1절연막(122)은 주형산화막으로 형성되는데, PE-TEOS의 단일막 또는 PE-TEOS막을 포함하는 다층막으로 형성될 수 있다. 또한, 상기 제1절연막(122)은 상기 식각정지막(120)이 형성될 경우에 상기 식각정지막(120)보다 식각선택비가 낮은 막질로 형성된다. 상기 제1절연막(122)이 형성된 결과물 상에 쓰러짐 방지용 절연막(124)이 형성된다. 상기 쓰러짐 방지용 절연막(124)는 실리콘 질화막으로 형성될 수 있다.
도 9는 상기 쓰러짐 방지용 절연막(124)를 패터닝하여 형성된 쓰러짐 방지막(124a)이 후공정에서 형성되는 스퀘어 타입의 스토리지 노드와 같이 배열되어 있는 배치 평면도이다. 도 9에 도시된 바와 같이, 상기 쓰러짐 방지막(124a)은 상기 하부구조의 길이방향에 대하여 일정한 각도를 이루는 방향으로 일정 폭만큼이 남겨지도록 상기 쓰러짐 방지용 절연막(124)을 패터닝함에 의해, 복수 개의 사각형 패턴들이 일정한 간격으로 서로 이격되어 있는 형태로 형성된다. 또한, 상기 쓰러짐 방지막(124a)을 형성하는 사각형의 패턴은 길이방향으로는 후 공정에서 형성되는 스토리지 노드들이 상기 사각형 패턴의 중앙에 연속하여 중첩되고, 상기 패턴의 폭방향으로는 상기 중앙에 중첩되는 스토리지 노드들의 좌우에 각각 인접되는 스토리지 노드들의 일부가 상기 사각형의 패턴에 중첩되도록 형성된다. 상기 쓰러짐 방지막(124a)의 사각형의 패턴은 상기 하부구조의 길이 방향에 대하여 대략적으로 45도의 각도를 이루는 사선 방향으로 길이가 형성되고, 상기 사각형 패턴의 폭의 길이(L1,L3)은 480nm 정도로 형성된다. 상기 사각형 패턴들의 이격거리(L2)는 240nm 정도의 길이로써 D80급의 디자인 룰 상에서도 I-line으로 패턴이 가능해진다.
도 10은 도 9의 C-D의 단면도이다. 도 10에 도시된 바와 같이, 단면상으로는 상기 쓰러짐 방지막(124a)이 상기 제1절연막(122) 상부의 일부에만 형성된 것으로 보여지고 있다.
도 11에 도시된 바와 같이, 상기 쓰러짐 방지막(124a)이 형성된 결과물 상에 제2절연막(126)이 형성된다. 상기 제2절연막(126)은 상기 제1절연막(122)과 같은 막질의 주형산화막으로 형성되며, PE-TEOS의 단일막 또는 PE-TEOS막을 포함하는 다층막으로 형성될 수 있다.
도 12에 도시된 바와 같이, 상기 제2절연막이 형성된 반도체 기판(111) 전면에 스퀘어 타입의 스토리지 노드를 형성하기 위한 식각 마스크 패턴(미도시)이 형성된다. 상기 식각 마스크 패턴을 이용하여 상기 제2절연막(126)의 일부, 쓰러짐 방지막(124a)의 일부, 및 제1절연막의 일부를 식각함에 의하여 스토리지 노드 형성 개구(128a,128b)가 형성된다. 상기 제2절연막(126)의 일부, 쓰러짐 방지막(124a)의 일부, 및 제1절연막의 일부의 식각은 상기 식각정지막(120)이 형성되어 있을 경우에는 상기 식각정지막(120)이 노출될 때까지 진행되며, 식각정지막이 형성되지 않았을 경우에는 스토리지 노드 콘택(117)이 노출될 때까지 진행된다. 상기 스토리지 노드 형성개구(128a,128b) 형성을 위한 식각에는 건식 식각이나 플라즈마를 이용한 식각 등 이방성 식각 공정이 이용된다. 상기 스토리지 노드 형성 개구(128a,128b) 형성을 위한 식각공정을 진행한 후 노출된 식각정지막(120)을 에싱공정 또는 식각공정을 수행함에 의하여 제거한다. 상기 스토리지 노드 형성개구(128a,128b)는 제1스토리지 형성개구(128a)와 제2스토리지 노드 형성 개구(128b)로 구별되어 진다. 상기 제1스토리지 노드 형성개구(128a)는, 상기 하부구조의 일부상부에 쓰러짐 방지막(124a)이 형성되지 않고 제1절연막(122) 및 제2절연막(126)이 순차적으로 형성된 제1다층막과 상기 하부구조의 일부상부에 제1절연막(122), 쓰러짐 방지막(124a), 및 제2절연막(126)이 순차적으로 형성되어 상기 제1다층막과 같은 높이를 가지는 제2다층막으로 구별되는 다층막들에 있어서, 상기 제1다층막과 제2다층막의 사이에 도전성 플러그를 노출시키며, 상기 제1다층막과 제2다층막의 이격거리 만큼의 임계치수를 가지며 형성된다. 반면에, 상기 제2스토리지 노드 형성개구(128b)는 상기 제2다층막들 사이에 도전성 플러그를 노출시키며, 상기 제2다층막들 사이의 이격거리 만큼의 임계치수를 가지며 형성된다. 상기 식각 마스크 패턴은 상기 스토리지 노드 형성 개구(128a,128b)의 형성과 동시에 제거되거나 상기 스토리지 노드 형성 개구(128a,128b)를 형성한 후 에싱공정이나 식각 공정에 의하여 제거된다.
도 13에 도시된 바와 같이, 상기 제1 및 제2스토리지 노드 형성 개구들(128a,128b)의 내부를 세정공정을 수행함에 의하여 세정한다. 상기 스토리지 노드 형성개구(128a,128b) 내의 제1절연막(122)의 측벽 및 제2절연막(126)의 측벽이 세정됨에 의하여, 미세하게 상기 쓰러짐 방지막(124a)이 수평적으로 일부 돌출되게 된다. 상기 세정공정이 수행된 후에 상기 스토리지 노드 형성개구(128a,128b)를 포함하는 반도체 기판(111) 전면에 스토리지 노드를 형성하기 위한 도전막이 충진된다. 상기 도전막은 비정질 실리콘(Amorphous silicon) 또는 폴리 실리콘 등으로 형성하며, CVD 공정 또는 다른 공정을 사용하여 형성될 수 있다. 상기 도전막은 상기 쓰러짐 방지막(124a)와 부착되어져 서로 연결되므로 쓰러짐 방지를 최소화 할 수 있다. 즉, 본 발명의 실시예에서는 상기와 같이 돌출된 쓰러짐 방지막(124a)이 상기 도전막의 상층부 근방에 맞물려(engage)져 있으므로, 후속의 공정진행시 패터닝에 의해 형성되는 스토리지 노드의 쓰러짐이 방지 또는 최소화된다. 따라서, 공정의 안정성 및 신뢰성이 개선된다.
상기 도전막이 형성된 반도체 기판(111) 전면에 평탄화 공정 등을 수행을 통하여 제2절연막(126) 상부의 잔류 도전막을 제거함에 의하여 스퀘어 타입의 스토리지 노드(130)가 형성된다. 상기 평탄화 공정은 CMP(Chemical and Mechanical Polishing)공정이나 에치 백(Etch Back) 공정이 주로 사용되나, 이외에도 이방성 식각 공정 등을 이용할 수도 있다.
상기 스퀘어 타입의 스토리지 노드(130)는 디램(DRAM) 셀 용 반도체 메모리 소자에 널리 응용될 수 있다. 또한, 상기 스퀘어 타입의 스토리지 노드는 입체적 스택(Stack)구조에 의한 박스(Box)형, 실린더(Cylinder)형 및 반구(HSG)형으로 형성될 수 있으며, 그 외 여러 가지 형태로 응용될 수 있다
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안에 따라 스토리지 노드 형성시 그러한 스토리지 노드의 형상 및 막질의 구성이 변경되거나 쓰러짐 방지막의 전후 제조 공정이 가감될 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 스토리지 노드의 쓰러짐을 방지할 수 있는 쓰러짐 방지막을 형성함에 의하여 상기 스토리지 노드의 쓰러짐을 최소화 할 수 있는 효과가 있다. 상기 쓰러짐 방지막을 형성하기 위한 패턴 형성에 있어서, 사선방향으로 패턴함에 의하여 D80급 디자인 룰 상에서도 I-Line으로 패턴이 가능하여 간단하고 저렴한 방법으로, 생산성이 향상 및 실제 양산에 기여할 수 있는 효과가 있다. 또한, 커패시터의 하부전극을 구성하는 스토리지 노드가 안정성 있게 제조되도록 함에 의해 공정의 신뢰성 및 반도체 메모리의 제조 수율을 개선할 수 있다.
도 1 내지 도 4는 종래의 기술에 따른 반도체 소자에서의 스토리지 노드를 형성하는 방법을 순차적으로 나타내는 공정 단면도들
도 5 내지 도 6은 상기 도 1 내지 도 4에 의해 형성된 스토리지 노드의 평면도 및 단면도
도 7 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자에서의 스토리지 노드 형성방법을 순차적으로 나타내는 공정 단면도들 및 평면도
*도면의 주요 부분에 대한 부호의 설명*
117 : 스토리지 노드 콘택 120 : 식각정지막
122 : 제1절연막 124 : 쓰러짐 방지용 절연막
124a : 쓰러짐 방지막 126 : 제2절연막
128a : 제1 스토리지 노드 형성개구
128b : 제2 스토리지 노드 형성개구
130 : 스토리지 노드

Claims (26)

  1. 스토리지 노드에 각기 전기적으로 접촉되어질 도전성 플러그들을 반도체 기판에 형성한 후, 제1절연막 및 쓰러짐 방지용 절연막을 순차적으로 형성하는 단계;
    상기 쓰러짐 방지용 절연막을 상기 하부구조의 길이방향에 대하여 일정한 각도를 이루는 방향으로 일정 폭만큼이 남겨지도록 패터닝함에 의해 형성된 복수 개의 사각형 패턴들이 일정한 간격으로 서로 이격되어 있는 형태의 쓰러짐 방지막을 형성하는 단계;
    상기 쓰러짐 방지막이 형성된 상기 반도체 기판 전면에 제2절연막을 형성한 후, 스퀘어 타입의 식각 마스크 패턴을 이용하여 상기 제2절연막, 쓰러짐 방지막, 및 제1절연막의 일부를 식각하여 스토리지 노드 형성 개구를 형성하는 단계; 및
    상기 스토리지 노드 형성 개구 내에 도전막을 충진하여 메모리 셀의 커패시터를 이루는 스토리지 노드를 형성하는 단계를 포함함을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 개구부를 형성한 후 도전막을 충진하기 전에, 상기 쓰러짐 방지막의 일부가 수평적으로 돌출되도록 하기 위해 상기 개구부 내부를 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 쓰러짐 방지막을 형성하는 사각형의 패턴은 길이방향으로는 후 공정에서 형성되는 스토리지 노드들이 상기 사각형 패턴의 중앙에 연속하여 중첩되고, 상기 패턴의 폭방향으로는 상기 중앙에 중첩되는 스토리지 노드들의 좌우에 각각 인접되는 스토리지 노드들의 일부가 상기 사각형의 패턴에 중첩되도록 형성됨을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항 또는 제3항에 있어서,
    상기 쓰러짐 방지막을 형성하는 사각형 패턴의 일정한 간격의 이격은 상기 폭의 절반의 사이즈에 해당되는 사이즈만큼인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항 또는 제3항에 있어서,
    상기 스토리지 노드는 스퀘어 타입의 스토리지 노드임을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서,
    상기 도전성 플러그는 스토리지 노드 콘택임을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 제1절연막 및 제2절연막의 재질은 주형산화막임을 특징으로 하는 반도체 소자 제조방법.
  8. 제7항에 있어서,
    상기 주형산화막은 PE-TEOS 단일막 또는 PE-TEOS막을 포함하는 다층막인 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항 또는 제8항에 있어서,
    상기 쓰러짐 방지용 절연막의 재질은 실리콘 질화막임을 특징으로 하는 반도체 소자 제조방법.
  10. 제1항에 있어서,
    상기 스토리지 노드는 디램(DRAM)셀용 커패시터의 스토리지 노드인 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제1항에 있어서,
    상기 도전막은 화학기상증착(CVD)방식으로 증착된 막질인것을 특징으로 하는 반도체 소자 제조방법.
  12. 제11항에 있어서,
    상기 도전막의 재질은 비정질 실리콘 또는 폴리 실리콘임을 특징으로 하는 반도체 소자 제조방법.
  13. 스트레이트 구조의 하부구조를 가지며 상기 하부 구조는 메모리 셀 트랜지스터의 활성영역들을 후속의 공정에서 형성될 스토리지 노드와 각기 대응적으로 연결하기 위한 도전영역들을 층간 절연막내에 가지는 반도체 기판을 준비하는 단계;
    상기 반도체 기판에 식각정지막, 제1절연막, 및 쓰러짐 방지용 절연막을 순차적으로 형성하는 단계;
    상기 쓰러짐 방지용 절연막을 상기 하부구조의 길이방향에 대하여 일정한 각도를 이루는 방향으로 일정 폭만큼이 남겨지도록 식각함에 의해 형성된 복수 개의 사각형 패턴들이 상기 폭의 절반에 해당되는 길이만큼 서로 이격되어 있게 되는 쓰러짐 방지막을 형성하는 단계;
    상기 쓰러짐 방지막이 형성된 상기 반도체 기판 전면에 제2절연막을 형성하는 단계:
    스퀘어 타입의 스토리지 노드를 형성하기 위한 마스크 패턴을 이용하여 상기 제2절연막, 쓰러짐 방지막, 및 제1절연막의 일부를 상기 식각정지막의 표면이 노출될 때까지 식각하여 개구부를 형성하는 단계;
    상기 노출된 식각정지막을 제거하고 상기 개구부 내에서 상기 쓰러짐 방지막의 일부가 돌출되도록 상기 개구부 내부를 세정하는 단계; 및
    상기 쓰러짐 방지막이 돌출된 개구구 내에 도전막을 충진하여 스토리지 노드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제13항에 있어서,
    상기 쓰러짐 방지막을 형성하는 사각형의 패턴은 길이방향으로는 후 공정에서 형성되는 스토리지 노드들이 상기 사각형 패턴의 중앙에 연속하여 중첩되고, 상기 패턴의 폭방향으로는 상기 중앙에 중첩되는 스토리지 노드들의 좌우에 인접되는 스토리지 노드들의 일부가 상기 사각형의 패턴에 중첩되도록 형성됨을 특징으로 하는 반도체 소자 제조방법.
  15. 제14항에 있어서,
    상기 스토리지 노드는 스퀘어 타입의 스토리지 노드임을 특징으로 하는 반도체 소자 제조방법.
  16. 제13항에 있어서,
    상기 제1절연막 및 제2절연막은 상기 식각정지막에 비해 높은 식각 선택비를 가지는 막질임을 특징으로 하는 반도체 소자 제조방법.
  17. 제16항에 있어서,
    상기 제1절연막 및 제2절연막은 PE-TEOS 단일막 또는 PE-TEOS막을 포함하는 다층막인 것을 특징으로 하는 반도체 소자 제조방법.
  18. 제16항에 있어서,
    상기 식각정지막의 재질은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
  19. 제13항에 있어서,
    상기 도전성 플러그는 스토리지 노드 콘택임을 특징으로 하는 반도체 소자 제조방법.
  20. 제13항 또는 제19항에 있어서,
    상기 쓰러짐 방지용 절연막의 재질은 실리콘 질화막임을 특징으로 하는 반도체 소자 제조방법.
  21. 제13항에 있어서,
    상기 스토리지 노드는 디램(DRAM)셀용 커패시터의 스토리지 노드인 것을 특징으로 하는 반도체 소자 제조방법.
  22. 제13항에 있어서,
    상기 도전막은 화학기상증착(CVD)방식으로 증착된 막질 인것을 특징으로 하는 반도체 소자 제조방법.
  23. 제22항에 있어서,
    상기 도전막의 재질은 비정질 실리콘 또는 폴리 실리콘임을 특징으로 하는 반도체 소자 제조방법.
  24. 도전성 플러그들을 포함하는 반도체 기판의 하부구조가 스트레이트 구조로 된 반도체 메모리 장치에서, 상기 도전성 플러그들과 각기 대응적으로 연결되며, 스토리지 노드 형성 개구 내에 형성되는 스토리지 노드의 구조에 있어서:
    상기 하부구조의 일부상부에 제1절연막 및 제2절연막이 순차적으로 형성된 제1다층막과;
    상기 하부구조의 일부상부에 제1절연막, 쓰러짐 방지막, 및 제2절연막이 순차적으로 형성되어 상기 제1다층막과 같은 높이를 가지는 제2다층막과;
    상기 제1다층막과 제2다층막의 사이에 도전성 플러그를 노출시키며, 상기 제1다층막과 제2다층막의 이격거리 만큼의 임계치수를 가지며, 상기 제2다층막의 쓰러짐 방지막이 수평적으로 일부 돌출된 제1스토리지 노드 형성개구와;
    상기 제2다층막들 사이에 도전성 플러그를 노출시키며, 상기 제2다층막들 사이의 이격거리 만큼의 임계치수를 가지며, 상기 제2다층막들의 쓰러짐 방지막이 수평적으로 일부 돌출된 제2스토리지 노드 형성 개구를 구비하여 이루어지며, 상기 제1스토리지 노드 형성 개구의 좌우로는 각각 제1스토리지 노드 형성 개구 및 제2스토리지 노드 형성 개구가 인접되며, 제2스토리지 노드 형성 개구의 좌우로는 각각 제1스토리지 노드 형성 개구 들이 인접됨을 특징으로 하는 반도체 소자의 구조.
  25. 제 24항에 있어서,
    상기 제1 및 제2 스토리지 노드 형성개구에는 스퀘어 타입의 스토리지 노드가 구비됨을 특징으로 하는 반도체 소자의 구조.
  26. 제 24항에 있어서,
    상기 도전성 플러그는 스토리지 노드 콘택임을 특징으로 하는 반도체 소자의 구조.
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