KR20060023488A - 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 - Google Patents
스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 Download PDFInfo
- Publication number
- KR20060023488A KR20060023488A KR1020040072346A KR20040072346A KR20060023488A KR 20060023488 A KR20060023488 A KR 20060023488A KR 1020040072346 A KR1020040072346 A KR 1020040072346A KR 20040072346 A KR20040072346 A KR 20040072346A KR 20060023488 A KR20060023488 A KR 20060023488A
- Authority
- KR
- South Korea
- Prior art keywords
- storage node
- insulating layer
- insulating film
- node electrode
- mold
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000010410 layer Substances 0.000 claims abstract description 175
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
스토리지 노드 전극을 갖는 반도체소자의 제조방법 및 그에 의하여 제조된 반도체소자를 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 콘택 플러그들을 형성한다. 상기 층간절연막 및 상기 콘택 플러그들 상에 희생 절연막을 형성한다. 상기 희생 절연막을 패터닝하여 희생 절연막 패턴들을 형성한다. 상기 희생 절연막 패턴들은 상기 콘택 플러그들 상에 기둥 형상으로 각각 형성된다. 상기 희생절연막 패턴들 사이의 공간을 채우는 몰드 절연막 패턴을 형성한다. 상기 희생 절연막 패턴들을 제거하여 상기 콘택 플러그들을 노출시키는 스토리지 노드 전극 홀들을 형성한다. 상기 스토리지 노드 전극 홀들을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막을 콘포멀하게 형성한다. 상기 스토리지 노드 전극용 도전막 상에 상기 스토리지 노드 전극홀들을 채우는 버퍼 절연막을 형성한다. 상기 몰드 절연막 패턴의 상부면이 노출되도록 상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전막을 평탄화시키어, 상기 스토리지 노드 전극홀들 내에 잔존하는 스토리지 노드 전극들 및 버퍼 절연막 패턴들을 형성한다.
희생절연막, 몰드절연막, 스토리지 노드 전극 홀, 스토리지 노드 전극
Description
도 1은 종래 기술에 따른 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이다.
도 2a 내지 도 2d는 종래 기술에 따른 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 1의 I-I′에 따라 취해진 단면도들이다.
도 3은 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 3의 II-II′에 따라 취해진 단면도들이다.
본 발명은 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로, 특히 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및 그에 의하여 제조된 반도체소자에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(Dynamic Random Access Memory; DRAM)은 단위 셀의 커패시터에 데이터를 저장하는 메모리 소자이다. 상기 디램의 단위 셀은 직렬 연결된 하나의 억세스 트랜지스터 및 하나의 셀 커패시터로 구성된다. 상기 셀 커패시터의 용량은 디램 소자의 전기적인 특성 및 신뢰성에 직접적으로 관련이 있다. 반도체 메모리 소자의 집적도가 증가하면서 단위 셀이 차지하는 면적이 감소하고 있다. 단위 셀의 면적이 감소함에 따라 커패시터의 평면 면적도 줄어들게 되었다. 이에 따라, 반도체 메모리 소자에 요구되는 충분한 정전 용량을 확보하기 위하여 다양한 시도가 진행되고 있다. 예를 들면, 상기 셀 커패시터의 하부전극으로 사용되는 스토리지 노드 전극의 표면적을 증가시키기 위하여 실린더형의 스토리지 노드 전극이 널리 사용되고 있다.
도 1a는 종래 기술에 따른 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이고, 도 2a 내지 도 2c는 종래 기술에 따른 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 1의 I-I′에 따라 취해진 단면도들이다.
도 1 및 도 2a를 참조하면, 셀 트랜지스터 및 콘택 플러그들이 구비된 반도체기판(101) 상에 식각저지막(103) 및 몰드 절연막(105)을 차례로 형성한다. 상기 식각저지막(103)은 상기 몰드 절연막(105)에 대하여 식각 선택비를 갖도록 형성된다. 예를 들어, 상기 식각저지막(103)이 실리콘 질화막으로 형성되는 경우에, 상기 몰드 절연막(105)은 실리콘 산화막으로 형성될 수 있다. 이어서, 추후 공정에 의 하여 스토리지 노드 전극이 형성될 영역을 한정하도록 상기 몰드 절연막(105) 및 상기 식각저지막(103)을 패터닝하여 스토리지 노드 전극홀(107)을 형성한다. 상기 스토리지 노드 전극홀(107)은 평면도로 보았을 때 원형 또는 타원형으로 형성될 수 있다.
상기 스토리지 노드 전극홀(107)을 평면도로 보았을 때, 사각형으로도 형성될 수 있다. 그러나, 상기 몰드 절연막(105)을 식각하기 위한 식각마스크로써, 사각형의 개구부를 갖는 포토레지스트 패턴을 형성하기 어렵다. 즉, 상기 포토레지스트 패턴을 형성하기 위하여 포토 공정을 수행하는 과정에서, 상기 포토레지스트 패턴의 모서리가 둥글게 될 수 있다. 그 결과, 상기 스토리지 노드 전극홀(107)은 평면도로 보았을 때, 사각형으로 형성하기 위하여는 포토 공정시 어려움이 있다.
상기 스토리지 노드 전극홀(107)은 일정 간격을 두고 매트릭스 형태로 배치될 수 있다. 상기 스토리지 노드 전극 홀은 상기 몰드 절연막 상에 상기 스토리지 노드 전극이 형성될 영역을 노출시키는 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 사용하여 상기 몰드 절연막을 식각 하여 형성된다. 이와 같이, 상기 스토리지 노드 전극 홀을 형성하는 것은 한계가 있다. 즉, 스토리지 노드 전극의 높이가 더욱 더 증가할수록, 몰드 절연막의 두께도 같이 증가한다. 상기 몰드 절연막이 두꺼워질수록, 상기 몰드 절연막에 대하여 포토 공정 및 식각공정을 수행하는 과정에서, 상기 스토리지 노드 전극홀들간의 간격을 컨트롤 하기 어렵다. 그 결과, 스토리지 노드 전극들의 물리적 접촉 또는 전기적 접촉에 의한 불량 발생률이 높아 질 수 있다.
도 1 및 도 2b를 참조하면, 상기 스토리지 노드 전극홀(107)을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막(111)을 콘포멀하게 형성한다. 상기 스토리지 노드 전극용 도전막(111)은 폴리실리콘막으로 형성 될 수 있다. 상기 스토리지 노드 전극용 도전막(111) 상에 상기 스토리지 노드 전극홀을 채우는 버퍼 절연막(113)을 형성한다. 상기 버퍼 절연막(113)은 실리콘 산화막으로 형성될 수 있다.
도 1 및 도 2c를 참조하면, 상기 버퍼 절연막(113) 및 상기 스토리지 노드 전극용 도전막(111)을 상기 몰드 절연막(105)의 상부면이 노출되도록 평탄화시키어 노드 분리를 한다. 그 결과, 스토리지 노드 전극(111′) 및 버퍼 절연막 패턴(113′)이 형성된다. 상기 스토리지 노드 전극(111′)은 실린더 형상으로 형성될 수 있다. 상기 스토리지 노드 전극(111′)은 평면도로 보았을 때, 원형 또는 타원형으로 형성될 수 있다.
도 1 및 도 2d를 참조하면, 상기 스토리지 노드 전극(111′)을 둘러싸고 있는 상기 몰드 절연막(도 2c의 105) 및 상기 스토리지 노드 전극(111′) 내에 매립된 버퍼절연막 패턴(도 2c의 113′)을 제거한다. 이 경우에, 상기 버퍼 절연막 패턴(도 2c의 113′) 및 상기 몰드 절연막(도 2c의 105)은 습식 식각이 수행되어 제거될 수 있다. 그 결과, 실린더 형상의 스토리지 노드 전극(107′)이 형성된다. 상기 스토리지 노드 전극(107′) 하부 영역의 하부 폭은 상기 스토리지 노드 전극(107′) 상부 영역의 상부 폭보다 작을 수 있다. 즉, 상기 스토리지 노드 전극(107′) 하부 영역의 하부 폭이 상기 스토리지 노드 전극(107′) 상부 영역의 상부 폭 보다 작음으로 인하여, 상기 스토리지 노드 전극(107′)은 높이가 증가할수록 더욱 더 불안한 구조 형상이 된다. 그 결과, 쓰러짐 현상등에 의한 불량이 발생될 가능성이 더욱 높아진다.
그 결과, 상기 몰드 절연막을 패터닝함에 있어서, 공정 조건에 따라 스토리지 노드 전극홀들 사이의 간격 및 형상이 민감하게 반응하므로, 커패시터를 구성하는 스토리지 노드 전극의 높이 및 면적을 증가시키는데 한계가 있다.
또한, 상기 스토리지 노드 전극의 높이가 증가할수록, 상기 스토리지 노드 전극의 표면적을 높이기 위하여 채택되는 HSG(hemispherical grain) 기술을 사용하기 어렵다. 상기 스토리지 노드 전극의 높이가 더욱 증가된 상태에서 상기 HSG 기술을 사용하면, 상기 스토리지 노드 전극들 사이에 물리적 접촉 또는 전기적 접촉등의 불량이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 제한된 면적 내에서 안정된 구조의 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제한된 면적 내에서 안정된 구조의 스토리지 노드 전극을 갖는 반도체소자를 제공하는데 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및 그에 의하여 제조된 반도체소자를 제공한다.
본 발명의 일 태양은, 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 콘택 플러그들을 형성한다. 상기 층간절연막 및 상기 콘택 플러그들 상에 희생 절연막을 형성한다. 상기 희생 절연막을 패터닝하여 희생 절연막 패턴들을 형성한다. 상기 희생 절연막 패턴들은 상기 콘택 플러그들 상에 기둥 형상으로 각각 형성된다. 상기 희생절연막 패턴들 사이의 공간을 채우는 몰드 절연막 패턴을 형성한다. 상기 희생 절연막 패턴들을 제거하여 상기 콘택 플러그들을 노출시키는 스토리지 노드 전극 홀들을 형성한다. 상기 스토리지 노드 전극 홀들을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막을 콘포멀하게 형성한다. 상기 스토리지 노드 전극용 도전막 상에 상기 스토리지 노드 전극홀들을 채우는 버퍼 절연막을 형성한다. 상기 몰드 절연막 패턴의 상부면이 노출되도록 상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전막을 평탄화시키어, 상기 스토리지 노드 전극홀들 내에 잔존하는 스토리지 노드 전극들 및 버퍼 절연막 패턴들을 형성한다.
본 발명의 일 실시예에서, 상기 몰드 절연막은 상기 희생 절연막에 대하여 식각선택비를 갖는 절연막으로 형성될 수 있다.
본 발명의 다른 실시예에서, 상기 몰드 절연막 패턴을 형성하는 것은, 상기 희생절연막 패턴들 상에 상기 희생 절연막 패턴들 사이의 공간을 채우는 몰드 절연막을 형성하고, 상기 희생 절연막 패턴들 상부면이 노출되도록 상기 몰드 절연막을 패터닝시키어 상기 몰드 절연막 패턴이 형성될 수 있다.
본 발명의 또 다른 실시예에서, 상기 몰드 절연막 패턴은 평면도로 보았을 때, 일정한 폭들을 갖는 라인들로 연결된 그물 형상으로 형성될 수 있다.
본 발명의 또 다른 실시예에서, 상기 스토리지 노드 전극들의 각각은 평면도로 보았을 때, 실질적으로 사각형의 형상을 갖도록 형성될 수 있다.
본 발명의 또 다른 실시예에서, 상기 스토리지 노드 전극들의 하부 폭은 그것들의 상부 폭과 적어도 같도록 형성될 수 있다.
본 발명의 또 다른 실시예에서, 상기 버퍼 절연막은 상기 몰드 절연막 패턴에 대하여 식각선택비를 갖는 절연막으로 형성될 수 있다. 이 경우에, 상기 스토리지 노드 전극들 및 버퍼 절연막 패턴들을 형성한 후, 상기 스토리지 노드 전극들 내에 잔존하는 버퍼 절연막 패턴들을 제거하는 것을 더 포함할 수 있다.
이와는 달리, 상기 버퍼 절연막은 상기 몰드 절연막 패턴과 동일한 식각비를 갖는 절연막으로 형성될 수 있다. 이 경우에, 상기 스토리지 노드 전극들 및 버퍼 절연막 패턴들을 형성한 후, 상기 버퍼 절연막 패턴들 및 상기 몰드 절연막 패턴을 동시에 제거하는 것을 더 포함할 수 있다.
본 발명의 다른 태양은, 스토리지 노드 전극을 갖는 반도체소자를 제공한다. 상기 반도체소자는 반도체기판 상에 배치된 층간절연막을 구비한다. 상기 층간절연막을 관통하는 콘택플러그들이 배치된다. 상기 콘택 플러그들 상에 각각 배치되고, 하부 영역의 폭이 상부 영역의 폭과 적어도 같도록 실린더 형상의 스토리지 노드 전극들이 배치된다.
본 발명의 일 실시예에서, 상기 스토리지 노드 전극들은 평면도로 보았을 때, 실질적으로 사각형일 수 있다.
본 발명의 다른 실시예에서, 상기 스토리지 노드 전극들 사이를 채우는 몰드 절연막이 배치될 수 있다.
본 발명의 또 다른 실시예에서, 상기 몰드 절연막은 평면도로 보았을 때, 일정한 폭을 갖는 라인들로 연결된 그물 형상일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이고, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 3의 II-II′에 따라 취해진 단면도들이다.
도 3 및 도 4a를 참조하면, 반도체기판(201) 상에 층간절연막(203)을 형성한다. 상기 층간 절연막(203)을 관통하는 콘택 플러그들(205)을 형성한다. 상기 콘택 플러그들(205)은 폴리 실리콘으로 형성될 수 있다. 상기 콘택 플러그들(205)을 갖는 반도체기판 상에 버퍼 도전층(미도시)을 형성할 수 있다. 상기 버퍼 도전층은 폴리 실리콘으로 형성될 수 있다. 상기 버퍼도전층을 패터닝하여 상기 콘택 플러그 들(205) 각각과 접촉하면서 상기 콘택 플러그들(205)의 상부면 보다 더 넓은 면적을 갖는 버퍼도전층 패턴들을 형성할 수 있다. 상기 버퍼도전층 패턴들은 이후 제작될 스토리지 노드 전극과 상기 콘택 플러그와의 콘택 불량을 방지하기 위해 형성될 수 있다.
상기 버퍼 도전층을 갖는 반도체기판 상에 식각저지막(207)을 형성할 수 있다. 상기 버퍼 도전층이 생략되는 경우에, 상기 식각저지막(207)은 상기 층간절연막(203) 및 상기 콘택 플러그들(205) 상에 형성될 수 있다. 상기 식각저지막(207)은 상기 층간절연막(203)에 대하여 식각선택비를 갖는 절연막으로 형성될 수 있다. 예를 들어, 상기 층간절연막(203)이 실리콘 산화막으로 형성되는 경우에, 상기 식각저지막(207)은 실리콘 질화막으로 형성될 수 있다.
상기 식각저지막(207) 상에 희생 절연막(209)을 형성한다. 상기 희생절연막(209) 상에 마스크 패턴(211)을 형성한다. 상기 마스크 패턴(211)은 이후 스토리지 노드 전극들이 형성될 영역 이외의 영역을 노출시키는 개구부(212)를 갖는다. 즉, 상기 마스크 패턴(211)은 이후 스토리지 노드 전극들이 형성될 영역 이외의 영역 상에 형성된 희생절연막을 노출시키는 개구부(212)를 갖는다. 상기 마스크 패턴(211)은 포토레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
도 3 및 도 4b를 참조하면, 상기 마스크 패턴(211)을 식각마스크로 이용하여 상기 희생절연막(도 4a의 209)을 식각 한다. 그 결과, 희생절연막 패턴들(209′)이 형성된다. 상기 희생절연막 패턴들(209′)은 각각의 콘택 플러그 상에 서로 격리된 박스형의 기둥 형상으로 형성될 수 있다. 상기 희생절연막 패턴들(209′)은 평면도 로 보았을 때 사각형일 수 있다. 상기 희생 절연막 패턴들(209′)의 하부 폭(W1)은 상기 희생 절연막 패턴들(209′)의 상부 폭(W2)과 적어도 같도록 형성될 수 있다. 즉, 상기 희생 절연막 패턴들(209′)의 상부 영역에서 하부 영역으로 갈수록 상기 희생 절연막 패턴들(209′)의 폭은 넓어지거나, 또는 같을 수 있다. 평면도로 보았을 때, 상기 마스크 패턴(도 4a의 211)에 의하여 노출되는 상기 희생절연막의 영역은 좁은 폭을 갖는 직선들이 연결된 그물 형상으로 나타난다. 이와 같은 마스크 패턴을 이용하여, 상기 희생절연막을 식각하는 경우에, 종래 기술에 비하여 보다 안정된 포토 공정 및 식각공정을 진행할 수 있다.
도 3 및 도 4c를 참조하면, 상기 희생절연막 패턴들(209′) 상에 상기 희생절연막 패턴들(209′) 사이의 빈공간을 채우는 몰드 절연막(215)을 형성한다. 상기 몰드 절연막(215)은 상기 희생 절연막 패턴들(209′)에 대하여 식각선택비를 갖는 절연막으로 형성된다. 예를 들어, 상기 희생 절연막 패턴들(209′)이 실리콘 산화막으로 형성되는 경우에, 상기 몰드 절연막(215)은 실리콘 질화막으로 형성될 수 있고, 또는 상기 희생 절연막 패턴들(209′)이 실리콘 질화막으로 형성되는 경우에, 상기 몰드 절연막(215)은 실리콘 산화막으로 형성될 수 있다.
도 3 및 도 4d를 참조하면, 상기 희생 절연막 패턴들(209′)의 상부면이 노출되도록 상기 몰드 절연막(215)을 평탄화시키어 몰드 절연막 패턴(215′)을 형성한다. 상기 희생 절연막 패턴들(209′)을 제거한다. 계속해서, 상기 식각저지막(207)이 상기 콘택 플러그들(205)상에 형성되어 있는 경우에, 상기 콘택 플러그들(205) 각각의 상부면이 노출되도록 상기 식각저지막(207)을 식각할 수 있다. 그 결 과, 상기 몰드 절연막 패턴(215′)에 의하여 고립된 스토리지 노드 전극홀들(216)이 형성된다. 상기 스토리지 노드 전극홀들(216)의 하부 폭(W1′)은 상기 스토리지 노드 전극홀들(216)의 상부 폭(W2′)과 적어도 같도록 형성될 수 있다. 이 경우에, 상기 스토리지 노드 전극홀들(216)의 하부 폭(W1′) 및 상기 스토리지 노드 전극홀들(216)의 상부 폭(W2′)은 상기 스토리지 노드 전극홀들(216) 내의 상대적인 위치에 따른 폭을 의미한다. 즉, 상기 스토리지 노드 전극홀들(216) 의 상부 영역에서 하부 영역으로 갈수록 상기 스토리지 노드 전극홀들(216) 의 폭은 넓어지거나, 또는 같을 수 있다.
도 3 및 도 4e를 참조하면, 상기 스토리지 노드 전극홀들(216)을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막(217)을 콘포멀하게 형성한다. 상기 스토리지 노드 전극용 도전막(217)은 단차 도포성이 우수한 도전막으로 형성될 수 있다. 예를 들어, 상기 스토리지 노드 전극용 도전막(217)은 실리콘막 또는 금속막으로 형성될 수 있다. 상기 스토리지 노드 전극용 도전막(217) 상에 상기 스토리지 노드 전극홀들(216)을 채우는 버퍼 절연막(219)을 형성한다.
상기 버퍼 절연막(219)은 상기 몰드 절연막 패턴(215′)에 대하여 식각선택비를 갖는 절연막으로 형성될 수 있다. 예를 들어, 상기 몰드 절연막 패턴(215′)이 실리콘 질화막으로 형성되는 경우, 상기 버퍼 절연막(219)은 실리콘 산화막으로 형성될 수 있다.
이와는 달리, 상기 버퍼 절연막(219)은 상기 몰드 절연막 패턴(215′)과 동일한 식각비를 갖는 절연막으로 형성될 수 있다.
도 3 및 도 4f를 참조하면, 상기 몰드 절연막 패턴(215′)의 상부면이 노출될때까지 상기 버퍼 절연막(219) 및 상기 스토리지 노드 전극용 도전막(217)을 평탄화시킨다. 그 결과, 상기 몰드 절연막 패턴(215′)에 의하여 서로 격리된 스토리지 노드 전극들(217′) 및 상기 스토리지 노드 전극들(217′) 내에 잔존하는 버퍼 절연막 패턴들(219′)이 형성된다. 상기 스토리지 노드 전극들(217′)의 하부 폭(W1′)은 상기 스토리지 노드 전극들(217′)의 상부 폭(W2′)과 적어도 같도록 형성될 수 있다. 이 경우에, 상기 스토리지 노드 전극들(217′)의 하부 폭(W1′) 및 상기 스토리지 노드 전극들(217′)의 상부 폭(W2′)은 상기 스토리지 노드 전극들(217′) 내의 상대적인 위치에 따른 폭을 의미한다. 즉, 상기 스토리지 노드 전극들(217′) 의 상부 영역에서 하부 영역으로 갈수록 상기 스토리지 노드 전극들(217′) 의 폭은 넓어지거나, 또는 같을 수 있다. 상기 스토리지 노드 전극들(217)은 평면도로 보았을 때 사각형일 수 있다.
도 3 및 도 4g를 참조하면, 상기 버퍼 절연막(219)이 상기 몰드 절연막 패턴(215′)에 대하여 식각선택비를 갖는 절연막으로 형성되는 경우, 상기 버퍼 절연막 패턴(219′)을 선택적으로 제거한다. 그 결과, 상기 스토리지 노드 전극들(217′)은 상기 몰드 절연막 패턴(215′)에 의하여 고립된다. 상기 스토리지 노드 전극들(217′)을 고립시키는 상기 몰드 절연막 패턴(215′)은 상기 스토리지 노드 전극들(217′)사이의 물리적 접촉 및 전기적 접촉을 방지할 수 있는 동시에, 상기 희생절연막 패턴들(도 4b의 209) 사이의 빈 공간을 상기 몰드 절연막 패턴(215′)으로 빈틈없이 채울 수 있는 최소한의 폭을 갖도록 디자인될 수 있다. 상기 몰드 절연막 패턴(215′)은 상기 스토리지 노드 전극들(217′)을 그물 형상으로 둘러싸며, 상기 스토리지 노드 전극들(217′)이 쓰러지는 것을 방지한다. 그 결과, 상기 스토리지 노드 전극들(217)은 원하는 높이를 구현하면서, 쓰러짐 현상이 없도록 형성될 수 있다. 상기 몰드 절연막 패턴(215′)에 의하여 고립된 스토리지 노드 전극들(217′)의 노출된 영역 상에 HSG(hemispherical grain)를 형성할 수 있다. 예를 들어, 상기 스토리지 노드 전극들(217′)이 비정질 실리콘막으로 형성되는 경우에, 상기 스토리지 노드 전극들(217′)의 노출된 영역에 HSG-Si(hemispherical grained silicon)을 형성할 수 있다.
이와는 달리, 상기 버퍼 절연막(219)이 상기 몰드 절연막 패턴(215′)과 동일한 식각비를 갖는 절연막으로 형성되는 경우에, 상기 버퍼 절연막 패턴들(219′) 및 상기 몰드 절연막 패턴(215′)을 동시에 제거할 수 있다.
상기 스토리지 노드 전극들(217′)의 하부 폭(W1′)은 상기 스토리지 노드 전극들(217′)의 상부 폭(W2′)과 적어도 같도록 형성될 수 있다. 즉, 상기 스토리지 노드 전극들(217′) 의 상부 영역에서 하부 영역으로 갈수록 상기 스토리지 노드 전극들(217′) 의 폭은 넓어지거나, 또는 같을 수 있다. 그 결과, 상기 스토리지 노드 전극들(217′)은 구조적으로 안정될 수 있다.
도 3 및 도 4g를 다시 참조하여, 본 발명의 실시예에 따른 스토리 노드 전극을 갖는 반도체소자의 구조를 설명하기로 한다.
도 3 및 도 4g를 참조하면, 반도체기판(201) 상에 층간절연막(203)이 배치된다. 상기 층간절연막(203)을 관통하는 콘택 플러그들(205)이 배치된다. 상기 층간 절연막(203) 상에 식각저지막(207)이 배치될 수 있다. 상기 식각저지막(207)은 상기 층간절연막(203)에 대하여 식각선택비를 갖는 절연막인 것이 바람직하다. 상기 식각저지막(207)은 상기 콘택 플러그들(205)의 상부면을 노출시키는 개구부들을 갖는다.
상기 층간절연막(203) 상에 상기 콘택 플러그들(205)의 상부면과 각각 접촉하는 스토리지 노드 전극들(217′)이 배치된다. 상기 스토리지 노드 전극들(217′)은 평면도로 보았을 때, 사각형일 수 있다. 상기 스토리지 노드 전극들(217′)은 폴리 실리콘막 또는 금속막일 수 있다. 상기 스토리지 노드 전극들(217′)은 상기 층간절연막(203) 상에 일정한 간격을 갖도록 배치될 수 있다. 상기 스토리지 노드 전극들(217′)을 개별적으로 보았을 때, 상기 스토리지 노드 전극의 하부 폭(W1′)은 상기 스토리지 노드 전극의 상부 폭(W2′)과 적어도 같을 수 있다. 상기 스토리지 노드 전극들(217′)의 각각은 상부 영역에서 하부 영역으로 갈수록 그 폭이 점점 넓게 되어, 종래 기술의 스토리지 노드 전극들에 비하여 구조적으로 더욱 안정될 수 있다. 그 결과, 상기 스토리지 노드 전극들(217′) 간의 전기적 접촉 또는 물리적 접촉에 의한 불량을 줄일 수 있다.
이에 더하여, 상기 스토리지 노드 전극들(217′) 사이의 공간을 채우는 몰드 절연막 패턴(215′)이 배치될 수 있다. 상기 몰드 절연막 패턴(215′)은 상기 스토리지 노드 전극들(217′)을 둘러싸며 배치될 수 있다. 상기 몰드 절연막 패턴(215′)의 상부면과 상기 스토리지 노드 전극들(217′)의 상부면은 동일 선상에 있을 수 있다. 상기 몰드 절연막 패턴(215′)은 평면도로 보았을 때, 일정한 폭을 갖는 라인들로 연결된 그물 형상일 수 있다. 상기 몰드 절연막 패턴(215′)에 의하여 상기 스토리지 노드 전극들(217′) 간의 물리적 접촉 및 전기적 접촉이 방지될 수 있다.
상술한 바와 같이 본 발명은, 제한된 면적에서 스토리지 노드 전극들의 높이를 종래 기술에 비하여 더욱 높이면서, 상기 스토리지 노드 전극들 간의 물리적 접촉 또는 전기적 접촉을 방지할 수 있는 구조의 스토리지 노드 전극들을 갖는 반도체소자 및 그 제조방법을 제공한다. 이를 통해서, 상기 반도체 소자 및 그 제조방법들은 커패시터와 관련된 전기적 특성을 향상시키어 고집적화를 향한 반도체시장의 경향에 대처할 수 있도록 해준다.
Claims (14)
- 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막을 관통하는 콘택 플러그들을 형성하고,상기 층간절연막 및 상기 콘택 플러그들 상에 희생 절연막을 형성하고,상기 희생 절연막을 패터닝하여 희생 절연막 패턴들을 형성하되, 상기 희생 절연막 패턴들은 상기 콘택 플러그들 상에 기둥 형상으로 각각 형성되고,상기 희생절연막 패턴들 사이의 공간을 채우는 몰드 절연막 패턴을 형성하고,상기 희생 절연막 패턴들을 제거하여 상기 콘택 플러그들을 노출시키는 스토리지 노드 전극 홀들을 형성하고,상기 스토리지 노드 전극 홀들을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막을 콘포멀하게 형성하고,상기 스토리지 노드 전극용 도전막 상에 상기 스토리지 노드 전극홀들을 채우는 버퍼 절연막을 형성하고,상기 몰드 절연막 패턴의 상부면이 노출되도록 상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전막을 평탄화시키어, 상기 스토리지 노드 전극홀들 내에 잔존하는 스토리지 노드 전극들 및 버퍼 절연막 패턴들을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 몰드 절연막 패턴은 상기 희생 절연막에 대하여 식각선택비를 갖는 절연막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 몰드 절연막 패턴을 형성하는 것은,상기 희생절연막 패턴들 상에 상기 희생 절연막 패턴들 사이의 공간을 채우는 몰드 절연막을 형성하고,상기 희생 절연막 패턴들 상부면이 노출되도록 상기 몰드 절연막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 몰드 절연막 패턴은 평면도로 보았을 때, 일정한 폭들을 갖는 라인들로 연결된 그물 형상으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 전극들의 각각은 평면도로 보았을 때, 실질적으로 사각형의 형상을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 전극들의 하부 폭은 그것들의 상부 폭과 적어도 같도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 버퍼 절연막은 상기 몰드 절연막 패턴에 대하여 식각선택비를 갖는 절연막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 7 항에 있어서,상기 스토리지 노드 전극들 내에 잔존하는 버퍼 절연막 패턴들을 제거하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 버퍼 절연막은 상기 몰드 절연막 패턴과 동일한 식각비를 갖는 절연막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 버퍼 절연막 패턴들 및 상기 몰드 절연막 패턴을 동시에 제거하는 것을 더 포함하는 반도체소자의 제조방법.
- 반도체기판 상에 배치된 층간절연막;상기 층간절연막을 관통하는 콘택플러그들; 및상기 콘택 플러그들 상에 각각 배치되고, 하부 영역의 폭이 상부 영역의 폭과 적어도 같도록 배치된 실린더 형상의 스토리지 노드 전극들을 포함하는 반도체소자.
- 제 9 항에 있어서,상기 스토리지 노드 전극들은 평면도로 보았을 때, 실질적으로 사각형인 것을 특징으로 하는 반도체소자.
- 제 9 항에 있어서,상기 스토리지 노드 전극들 사이를 채우는 몰드 절연막 패턴을 더 포함하는 반도체소자.
- 제 13 항에 있어서,상기 몰드 절연막 패턴은 평면도로 보았을 때, 일정한 폭을 갖는 라인들로 연결된 그물 형상인 것을 특징으로 하는 반도체소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040072346A KR20060023488A (ko) | 2004-09-09 | 2004-09-09 | 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040072346A KR20060023488A (ko) | 2004-09-09 | 2004-09-09 | 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060023488A true KR20060023488A (ko) | 2006-03-14 |
Family
ID=37129690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040072346A KR20060023488A (ko) | 2004-09-09 | 2004-09-09 | 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060023488A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752642B1 (ko) * | 2005-02-02 | 2007-08-29 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
-
2004
- 2004-09-09 KR KR1020040072346A patent/KR20060023488A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752642B1 (ko) * | 2005-02-02 | 2007-08-29 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7247906B2 (en) | Semiconductor devices having DRAM cells and methods of fabricating the same | |
| KR20180063944A (ko) | 지지 패턴을 포함하는 반도체 장치 | |
| US11152368B2 (en) | Semiconductor device including storage node electrode having filler and method for manufacturing the same | |
| KR20100098134A (ko) | 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법 | |
| KR100653713B1 (ko) | 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들 | |
| KR100301038B1 (ko) | 씨오비(cob)를구비한반도체메모리장치및그제조방법 | |
| JP2009239284A (ja) | メモリ装置及びメモリ装置の製造方法 | |
| JP4694120B2 (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
| US9362421B2 (en) | Semiconductor device including a support structure | |
| KR100532424B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR20060007727A (ko) | 스토리지 노드 전극들 사이에 배치된 절연성 지지바를구비하는 반도체소자 제조방법 및 그에 의해 제조된반도체소자 | |
| KR20070110747A (ko) | 반도체소자의 스토리지노드 형성방법 | |
| US20070023813A1 (en) | Semiconductor device having upper electrode and method of fabricating the same | |
| KR100520223B1 (ko) | 반도체 소자 제조방법 및 그에 따른 구조 | |
| KR100277907B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20060023488A (ko) | 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 | |
| KR100537204B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100549011B1 (ko) | 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법 | |
| US6200845B1 (en) | Method of forming a storage capacitor | |
| KR20070013072A (ko) | 캐패시터들을 갖는 디램 소자 및 그의 제조방법 | |
| KR100244305B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100466982B1 (ko) | 캐패시터를 갖는 반도체 장치 및 그 제조방법 | |
| KR20040001886A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR20060030820A (ko) | 스토리지 노드 전극을 갖는 반도체 소자의 제조방법 및그에 의하여 제조된 반도체소자 | |
| KR100913016B1 (ko) | 반도체 소자의 캐패시터 및 이의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |