KR100277907B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 인너-타입 크라운 구조를 갖는 캐패시터를 제조하는 과정에서 캐패시터 하부전극 사이의 간격을 최소화함으로써 캐패시터 하부전극의 면적을 극대화하여 축전용량을 증가시키도록 한 반도체 소자의 캐패시터 형성방법에 관한 것으로서, 반도체 기판상에 복수개의 콘택홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 각 콘택홀 내부에 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 절연막 및 마스크층을 차례로 형성하는 단계와, 상기 마스크층을 선택적으로 제거하여 상기 플러그들 사이에 제 1 선폭을 갖는 복수개의 제 1 마스크패턴들을 형성하는 단계와, 상기 각 제 1 마스크패턴을 선택적으로 제거하여 제 1 선폭보다 작은 제 2 선폭을 갖는 제 2 마스크패턴을 형성하는 단계와, 상기 제 2 마스크패턴들을 마스크로 이용하여 상기 각 플러그가 노출되도록 제 2 절연막을 제거하는 단계와, 상기 각 플러그와 전기적으로 연결되도록 상기 반도체 기판의 전면에 도전층과 제 3 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막의 표면이 노출되도록 상기 제 2 절연막 상부의 물질들을 제거하여 상기 도전층과 상기 각 플러그로 이루어지는 캐패시터 하부전극을 형성하는 단계와, 상기 제 3 절연막 및 제 2 절연막을 제거하고 상기 캐패시터 하부전극상에 유전체막과 캐패시터 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 캐패시터의 하부전극의 면적을 극대화시키어 축전용량을 증가시키는데 적당한 반도체 소자의 캐패시터 형성방법에 관한 것이다.
일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적화시키는 작업이 활발하게 진행되어 오고 있다.
특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀 구조가 제안되어 왔다.
이러한 고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 캐패시터로 구성하는 것이 바람직하다.
이와 같이 하나의 캐패시터로 구성된 메모리 셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 캐패시터의 하부전극(스토리지노드)에 저장된다.
따라서 반도체 메모리 장치의 고집적화로 인해 메모리 셀의 크기가 작아지게 되면 이에 따라 캐패시터 크기도 작아지게 되므로 하부전극에 저장할 수 있는 신호전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 캐패시터 용량 확보를 메모리 셀의 캐패시터 하부전극이 어떤 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리 셀의 크기를 축소하기 위해서는 캐패시터의 하부전극이 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.
이와 같이 캐패시터 하부전극의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 캐패시터 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 반도체 소자의 캐패시터 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 산화막(12)을 형성하고, 상기 제 1 산화막(12)상에 질화막(13)을 형성한다.
이어, 상기 질화막(13)상에 포토레지스트(도시하지 않음)를 도포하여 사진식각 공정을 통해 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 질화막(13) 및 제 1 산화막(12)을 선택적으로 제거하여 복수개의 콘택홀(14)들을 형성한다.
도 1b에 도시한 바와 같이, 상기 각 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘을 형성한 후, 전면에 에치백(Etch Back)공정이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 각 콘택홀(14)내부에 플러그(15)를 형성한다.
도 1c에 도시한 바와 같이, 상기 각 플러그(15)를 포함한 반도체 기판(11)의 전면에 제 2 산화막(16)을 형성한다.
이어, 상기 제 2 산화막(16)상에 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 포토레지스트(17)를 패터닝한다.
도 1d에 도시한 바와 같이, 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 상기 플러그(15)와 그에 인접한 질화막(13)의 표면이 노출되도록 상기 제 2 산화막(16)을 선택적으로 제거한다.
여기서 상기 질화막(13)은 상기 제 2 산화막(16)을 선택적으로 제거할 때 에칭 스톱퍼층으로 사용된다.
도 1e에 도시한 바와 같이, 상기 포토레지스트(17)를 제거하고, 상기 선택적으로 제거된 제 2 산화막(16)에 습식식각(Wet Etch) 공정을 실시하여 이후 캐패시터 하부전극이 형성될 영역을 넓힌다.
즉, 상기 습식식각 공정에 의해 제 2 산화막(16)을 선택적으로 제거함으로써 이후에 형성되는 캐패시터 하부전극간의 간격을 좁혀 이후에 형성되는 캐패시터 하부전극의 축전용량을 증대시킨다.
여기서 상기 습식식각할 때 로딩 효과(Loading Effect)에 의하여 제 2 산화막(16)의 윗부분이 아래부분보다 더 많이 식각된다.
한편, 미설명한 "A" 부분은 습식식각에 의해 제 2 산화막(16)이 제거된 부분이다.
도 1f에 도시한 바와 같이, 상기 잔존하는 제 2 산화막(16)을 포함한 반도체 기판(11)의 전면에 상기 각 플러그(15)와 전기적으로 연결되는 캐패시터의 하부전극용 도전층(18)을 형성하고, 상기 도전층(18)상에 제 3 산화막(19)을 형성한다.
도 1g에 도시한 바와 같이, 상기 제 2 산화막(16)의 표면이 노출되도록 상기 제 3 산화막(19)과 도전층(18)의 전면에 에치백공정이나 CMP 공정을 실시하여 제 3 산화막(19)과 도전층(18)을 선택적으로 제거하여 인너-타입 크라운(Inner-type Crown)구조의 캐패시터 하부전극(18a)을 형성한다.
도 1h에 도시한 바와 같이, 상기 제 3 산화막(19)과 제 2 산화막(16)을 습식식각으로 제거하고, 상기 캐패시터 하부전극(18a)상에 유전체막(20)과 캐패시터 상부전극(21)을 차례로 형성함으로써 종래 기술에 의한 캐패시터 형성공정을 완료한다.
그러나 이와 같은 종래의 반도체 소자의 캐패시터 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 인너-타입(Inner-type)의 캐패시터를 제작할 경우 포토공정에서 하부전극 사이의 간격을 좁히기 위하여 습식식각을 추가적으로 실시하기 때문에 공정이 복잡하다.
즉, 포토공정에서 원하는 간격만큼 디파인(Define)해 주어야 하는데, 256M DRAM급에서 하부전극 사이의 최저간격은 0.1㎛이하이므로 이를 만족하기가 어려워 별도의 습식식각 공정을 실시해야 한다.
둘째, 캐패시터의 높이가 계속 높아지는 추세에 따라 습식식각해야 할 면적이 증가하고 또한 에스펙트 비(Aspect Ratio)가 커지기 때문에 전체의 셀을 균일하게 습식식각하기가 어렵다.
셋째, 로딩 효과(Loading Effect) 때문에 각 셀의 측면 중 윗부분이 더 많이 습식식각되어 각 하부전극 사이의 간격을 충분히 줄일 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 인너-타입 크라운 구조를 갖는 캐패시터를 제조하는 과정에서 하부전극 사이의 간격을 최소화함으로써 하부전극의 면적을 극대화하여 축전용량을 증가시키도록 한 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래의 반도체 소자의 캐패시터 형성방법을 나타낸 공정단면도
도 2a 내지 도 2j는 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 산화막
33 : 질화막 34 : 콘택홀
35 : 플러그 36 : 제 2 산화막
37 : 제 1 하드 마스크층 38 : 제 2 하드 마스크층
39 : 포토레지스트 40a : 캐패시터 하부전극
41 : 제 3 산화막 42 : 유전체막
43 : 캐패시터 상부전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 형성방법은 반도체 기판상에 복수개의 콘택홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 각 콘택홀 내부에 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 절연막 및 마스크층을 차례로 형성하는 단계와, 상기 마스크층을 선택적으로 제거하여 상기 플러그들 사이에 제 1 선폭을 갖는 복수개의 제 1 마스크패턴들을 형성하는 단계와, 상기 각 제 1 마스크패턴을 선택적으로 제거하여 제 1 선폭보다 작은 제 2 선폭을 갖는 제 2 마스크패턴을 형성하는 단계와, 상기 제 2 마스크패턴들을 마스크로 이용하여 상기 각 플러그가 노출되도록 제 2 절연막을 제거하는 단계와, 상기 각 플러그와 전기적으로 연결되도록 상기 반도체 기판의 전면에 도전층과 제 3 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막의 표면이 노출되도록 상기 제 2 절연막 상부의 물질들을 제거하여 상기 도전층과 상기 각 플러그로 이루어지는 캐패시터 하부전극을 형성하는 단계와, 상기 제 3 절연막 및 제 2 절연막을 제거하고 상기 캐패시터 하부전극상에 유전체막과 캐패시터 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 산화막(32)을 형성하고, 상기 제 1 산화막(32)상에 질화막(33)을 형성한다.
이어, 상기 질화막(33)상에 포토레지스트(도시하지 않음)를 도포하여 사진식각 공정으로 상기 반도체 기판(31)의 표면이 소정부분 노출되도록 상기 질화막(33) 및 제 1 산화막(32)을 선택적으로 제거하여 복수개의 콘택홀(34)을 형성한다.
도 2b에 도시한 바와 같이, 상기 콘택홀(34)을 포함한 반도체 기판(31)의 전면에 폴리 실리콘을 형성한 후, 전면에 에치백공정이나 CMP 공정을 실시하여 상기 각 콘택홀(34)내부에 플러그(35)를 형성한다.
여기서 상기 플러그(35)는 이후에 형성되는 캐패시터의 하부전극을 액티브영역(트랜지스터의 소오스 또는 드레인영역)과 연결되도록 한다.
도 2c에 도시한 바와 같이, 상기 플러그(35)를 포함한 반도체 기판(31)의 전면에 제 2 산화막(36)을 형성한다.
여기서 상기 제 2 산화막(36)의 두께에 의하여 이후에 형성되는 캐패시터의 높이가 결정된다.
이어, 상기 제 2 산화막(36)상에 제 1 하드 마스크층(37)을 형성하고, 상기 제 1 하드 마스크층(37)상에 제 1 하드 마스크층(37)과 식각선택비가 다른 제 2 하드 마스크층(38)을 형성한다.
여기서 상기 제 1 하드 마스크층(37)은 제 2 산화막(36)과 식각선택비가 다른 질화막이나 폴리 실리콘으로 형성하고, 상기 제 2 하드 마스크층(38)은 산화막 또는 습식식각을 통하여 두께 조절이 가능한 박막으로 형성한다.
한편, 상기 제 1, 제 2 하드 마스크층(37)(38)의 2중 하드 마스크층을 사용하지 않고, 상기 제 2 산화막(36)과 식각선택비가 다른 단일 하드 마스크층을 사용할 수도 있다.
도 2d에 도시한 바와 같이, 상기 제 2 하드 마스크층(38)상에 포토레지스트(39)를 도포한 후, 노광 및 현상공정으로 포토레지스트(39)를 패터닝한다.
이어, 상기 패터닝된 포토레지스트(39)를 마스크로 이용하여 상기 제 2 하드 마스크층(38)을 선택적으로 제거하여 제 2 하드 마스크패턴(38a)을 형성한다.
도 2e에 도시한 바와 같이, 상기 포토레지스트(39)를 제거하고, 상기 제 2 하드 마스크패턴(38a)에 습식식각 공정을 실시하여 제 2 하드 마스크패턴(38a)의 선폭을 줄인다.
여기서 상기 제 2 하드 마스크패턴(38a)의 선폭을 줄이기 위한 습식식각은 인산용액을 이용한다.
한편, 미설명한 "B"는 제 2 하드 마스크패턴(38a)이 인산용액에 의해 선택적으로 식각된 부분이다.
도 2f에 도시한 바와 같이, 상기 습식식각된 제 2 하드 마스크패턴(38a)을 마스크로 이용하여 상기 제 1 하드 마스크층(37)을 선택적으로 제거하여 제 1 하드 마스크패턴(37a)을 형성한다.
도 2g에 도시한 바와 같이, 상기 제 1 하드 마스크패턴(37a)을 마스크로 이용하여 상기 각 플러그(35) 및 그에 인접한 질화막(33)의 표면이 노출되도록 제 2 산화막(36)을 선택적으로 제거한다.
여기서 상기 제 2 산화막(36)은 제 1 하드 마스크패턴(37a)을 마스크로 이용하여 건식식각(Dry Etch)으로 제거하고, 상기 제 2 산화막(36)을 제거할 때 제 2 하드 마스크패턴(38a)은 제 2 산화막(36)과 함께 제거된다.
도 2h에 도시한 바와 같이, 상기 제 1 하드 마스크패턴(37a)을 포함한 반도체 기판(31)의 전면에 상기 각 플러그(35)와 전기적으로 연결되는 캐패시터의 하부전극용 도전층(40)을 형성하고, 상기 도전층(40)상에 제 3 산화막(41)을 형성한다.
도 2i에 도시한 바와 같이, 상기 제 2 산화막(36)의 표면이 노출되도록 상기 제 3 산화막(41)과 도전층(40)의 전면에 에치백공정이나 CMP공정을 실시하여 제 3 산화막(41)과 도전층(40)을 선택적으로 제거하여 인너-타입 크라운 구조를 갖는 캐패시터 하부전극(40a)을 형성한다.
여기서 상기 에치백공정이 CMP공정으로 도전층(40)을 선택적으로 제거하여 캐패시터 하부전극(40a)을 형성할 때 상기 제 1 하드 마스크패턴(37a)은 제거된다.
도 2j에 도시한 바와 같이, 상기 제 2 산화막(36) 및 제 3 산화막(41)을 습식식각으로 제거하고, 상기 캐패시터 하부전극(40a)상에 유전체막(42)과 캐패시터 상부전극(43)을 차례로 형성함으로써 본 발명에 의한 캐패시터 형성공정을 완료한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 캐패시터 형성방법은 다음과 같은 효과가 있다.
첫째, 인너-타입 크라운 구조를 갖는 캐패시터이기 때문에 평탄화가 잘되어 후속 포토공정에 유리하다.
둘째, 인너-타입 크라운 구조의 캐패시터에서 캐패시터 하부전극 사이의 간격을 원하는 만큼 최적의 간격(0.1㎛ 이하)으로 줄일 수 있기 때문에 캐패시터 하부전극의 면적을 극대화시킬 수 있어 축전용량을 증가시킬 수 있다.
Claims (6)
- 반도체 기판상에 복수개의 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 각 콘택홀 내부에 플러그를 형성하는 단계;상기 반도체 기판의 전면에 제 2 절연막 및 마스크층을 차례로 형성하는 단계;상기 마스크층을 선택적으로 제거하여 상기 플러그들 사이에 제 1 선폭을 갖는 복수개의 제 1 마스크패턴들을 형성하는 단계;상기 각 제 1 마스크패턴을 선택적으로 제거하여 제 1 선폭보다 작은 제 2 선폭을 갖는 제 2 마스크패턴을 형성하는 단계;상기 제 2 마스크패턴들을 마스크로 이용하여 상기 각 플러그가 노출되도록 제 2 절연막을 제거하는 단계;상기 각 플러그와 전기적으로 연결되도록 상기 반도체 기판의 전면에 도전층과 제 3 절연막을 차례로 형성하는 단계;상기 제 2 절연막의 표면이 노출되도록 상기 제 2 절연막 상부의 물질들을 제거하여 상기 도전층과 상기 각 플러그로 이루어지는 캐패시터 하부전극을 형성하는 단계;상기 제 3 절연막 및 제 2 절연막을 제거하고 상기 캐패시터 하부전극상에 유전체막과 캐패시터 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 마스크층은 상기 제 2 절연막과 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 반도체 기판상에 복수개의 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 각 콘택홀 내부에 플러그를 형성하는 단계;상기 반도체 기판의 전면에 제 2 절연막을 형성하는 단계;상기 제 2 절연막상에 제 1, 제 2 마스크층을 차례로 형성하는 단계;상기 제 2 마스크층을 선택적으로 제거하여 상기 플러그들 사이에 제 1 선폭을 갖는 복수개의 제 1 마스크패턴들을 형성하는 단계;상기 각 제 1 마스크패턴을 선택적으로 제거하여 제 1 선폭보다 작은 제 2 선폭을 갖는 제 2 마스크패턴을 형성하는 단계;상기 제 2 마스크패턴들을 마스크로 이용하여 상기 제 1 마스크층을 패터닝하는 단계;상기 패터닝된 제 1 마스크층을 마스크로 이용하여 상기 각 플러그가 노출되도록 제 2 절연막을 제거하는 단계;상기 각 플러그와 전기적으로 연결되도록 상기 반도체 기판의 전면에 도전층과 제 3 절연막을 차례로 형성하는 단계;상기 제 2 절연막의 표면이 노출되도록 상기 제 2 절연막 상부의 물질들을 제거하여 상기 도전층과 상기 각 플러그로 이루어지는 캐패시터 하부전극을 형성하는 단계;상기 제 3 절연막 및 제 2 절연막을 제거하고 상기 캐패시터 하부전극상에 유전체막과 캐패시터 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서,상기 제 1 마스크층과 제 2 마스크층은 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서,상기 제 2 마스크층은 습식식각으로 두께조절이 가능한 박막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서,상기 제 1 마스크층은 제 2 절연막과 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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