KR19980019644A - 반도체 메모리 장치 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 제조공정을 단순히 하여 생산성을 향상시킨 반도체 메모리 장치의 제조방법에 관한 것이다.
본 발명 반도체 메모리 장치의 제조방법은 반도체 기판상에 노드 콘택홀이 형성된 절연층을 형성하는 단계; 상기 노드 콘택홀을 포함한 절연층 전면에 균일한 두께의 제1전도층을 형성하는 단계; 상기 제1전도층 전면에 방향성 절연막을 증착하되 노드 콘택홀내에서 서로 연결되지 않도록 형성하는 단계; 상기 방향성 절연막을 포함한 전면에 제2도전층을 형성하는 단계; 상기 제2전도층을 스토리지 노드만큼 선택적으로 패터닝하는 단계; 상기 방향성 절연막을 제거하는 단계; 상기 제1전도층을 스토리지 노드만큼 선택적으로 패터닝하는 단계; 그리고 상기 제1, 제2전도층 표면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.
Description
반도체 소자의 발전에 따라 하나의 반도체칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다. 특히 DRAM(Dynamic Random Access Menory)의 메모리셀에 있어서는 소자 크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다. 일반적으로 DRAM 메모리 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storange Node)에 저장된다.
따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다. 그러므로 원하는 신호를 오동작하는 일 없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다. 따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 표면적을 가져야 한다. 그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 스택(Stack) 또는 필라(Pillar) 구조 등을 이용하게 되었다.
이하에서, 첨부된 도면을 참조하여 종래 반도체 메모리 소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1j는 종래 반도체 메모리 장치중에서 스택형 커패시터의 제조방법에 관한 것이다.
먼저 도 1a에 나타낸 바와 같이 소오스(또는 드레인) 영역(2)이 형성된 반도체 기판(1)상에 게이트전극(도시하지 않음)을 포함한 절연층(3)을 형성한다.
도 1b에 나타낸 바와 같이 상기 절연층(3)을 선택적으로 패터닝(포토리소그래피 공정+식각공정)하여 소오스(또는 드레인) 영역(2)이 노출되도록 노드 콘택홀(4)을 형성한다.
도 1c에 나타낸 바와 같이 상기 노드 콘택홀(4)을 포함한 절연층(3) 전면에 제1폴리실리콘(5)을 증착한다.
이때, 제1폴리실리콘(5)은 하층 스토리지 노드로 이용할 폴리실리콘이다.
도 1d에 나타낸 바와 같이 상기 제1폴리실리콘(5)전면에 산화막(6) 및 포토레지스트(PR1)를 증착한 다음 노광 및 현상공정으로 노드콘택홀(4) 형성영역 상층의 포토레지스트(PR2)를 선택적으로 패터닝한다.
도 1e에 나타낸 바와 같이 상기 패터닝된 포토레지스트(PR1)를 마스크로 이용한 식각공정으로 산화막(6)을 선택적으로 제거한다. 그 다음 포토레지스트(PR2)를 제거한다.
이때, 산화막(6)이 선택적으로 제거되어 노출된 제1폴리실리콘(5)은 후속공정에서 진행되는 상층 스토리지 노드와 연결된 부분이다.
도 1f에 나타낸 바와 같이 상기 산화막(6)을 포함한 전면에 제2폴리실리콘(7) 및 포토레지스트(PR2)를 차례로 형성한다.
이때, 제2폴리실리콘(7)은 스택형 커패시터의 상층 스토리지 노드이다.
도 1g에 나타낸 바와 같이 상기 포토레지스트(PR2)에 노광 및 현상하여 스토리지 노드 형성영역을 정의하여 포토레지스트(PR2)를 패터닝한 후, 패터닝된 포토레지스트(PR2)를 마스크로 이용한 식각공정으로 제2폴리실리콘(7)을 선택적으로 제거하여 스토리지 노드로 사용할 부분만 남긴다.
도 1h에 나타낸 바와 같이 상기 산화막(6)을 습식식각법을 사용하여 제거한다.
도 1i에 나타낸 바와 같이 포토레지스트(PR2)를 마스크로 이용한 건식식각 공정으로 제1폴리실리콘(5)을 선택적으로 제거하여 스토리지 노드로 사용할 부분만 남긴다.
이때, 제1, 제2폴리실리콘(5)(7)으로 이루어진 스토리지 토드(8)가 완성된다.
도 1j에 나타낸 바와 같이 상기 포토레지스트(PR2)를 제거한 후 스토리지 노드(8)표면에 유전막(9)을 형성하고 전면에 플레이트 폴리실리콘을 증착한 후 선택적으로 식각하여 플레이트 노드(10)를 형성하여 종래 스택형 커패시터를 완성하였다.
종래와 같은 반도체 메모리 장치의 제조방법에 있어서는 다음과 같은 문제점이 있다.
첫째, 스택형 스토리지 노드 형성 공정시 포토레지스트를 이용한 공정이 2회로 복잡하여 생산성 증가의 제한요소로 작용한다.
둘째, 노드 콘택홀내에 상층 스토리지 노드가 노드 콘택홀내에 완전히 채워진 채로 형성되어 있어 커패시턴스 향상에 효율적이지 못하다.
본 발명은 상기와 같은 종래 반도체 메모리 장치의 문제점을 해결하기 위하여 안출한 것으로 방향성 절연막을 이용하여 공정 단순화 및 커패시턴스 향상에 적당한 반도체 메모리 장치의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1j는 종래 반도체 메모리 장치의 제조공정 단면도
도 2a 내지 도 2c는 단차가 형성된 곳에 방향성 물질을 증착할때 나타나는 현상을 도시한 도면
도 3a 내지 도 3i는 본 발명 반도체 메모리 장치의 제조공정 단면도
*도면의 주요부분에 대한 부호의 설명*
20:반도체 기판21:소오스(또는 드레인)영역
22:절연층23:노드 콘택홀
24:제1전도층25:방향성 절연막
26:제2전도층27:스토리지 노드
28:유전막
본 발명에 따른 반도체 메모리 장치의 제조방법은 반도체 기판상에 노드 콘택홀이 형성된 절연층을 형성하는 단계; 상기 노드 콘택홀을 포함한 절연층 전면에 제1전도층을 형성하는 단계; 상기 제1전도층 전면에 방향성 절연막을 증착하되 노드 콘택홀내에서 서로 연결되지 않도록 형성하는 단계; 상기 방향성 절연막을 포함한 전면에 제2전도층을 형성하는 단계; 상기 제2전도층을 스토리지 노드만큼 선택적으로 패터닝하는 단계; 상기 방향성 절연막을 제거하는 단계; 상기 제1전도층을 스토리지 노드만큼 선택적으로 제거하는 단계; 그리고 상기 제1, 제2전도층 표면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체 메모리 장치의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 단차가 형성된 곳에 방향성 물질을 증착할때 나타나는 현상을 도시한 도면으로써 도 2a에 나타낸 바와 같이 기판(10)상에 반도체 기판(11)이 형성되면 기판(10)과 반도체 패턴(11)은 높이가 다르므로 단차(Step Coverage)를 갖게 된다. 그리고 상기 반도체층 패턴(11) 사이를 홀(12)로 정의한다.
도 2b에 나타낸 바와 같이 상기 홀(12)을 포함한 반도체층 패턴(11) 전면에 방향성을 갖는 물질 예를 들면, TEOS막(13)을 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 증착한다. 이때, 도 2b는 방향성 물질이 증착되고 있는 과정을 나타내고 있는 것으로써, 이를 자세히 살펴 보면 반도체층 패턴(11) 상층면에 형성된 TEOS막(13)의 두께(Ta)가 홀(12)내에 형성된 TEOS막(13)의 두께(Tb) 보다 두껍게 형성되고 있는 것을 알 수 있다.
또한 홀(12)의 아래 모서리 및 홀(12)의 측면중 중간이하 부분은 TEOS막(13)이 아직 형성되지 않았음을 보여준다. 즉 TEOS막(13)이 방향성을 갖는 물질이기 때문이다.
도 2c에 나타낸 바와 같이 TEOS막(13) 증착공정을 일정시간동안 계속 실시하여 TEOS막(13) 형성공정을 완료한다.
이때, 홀(12)의 아래쪽 모서리의 TEOS막(13) 두께(Tc)는 반도체층 패턴(11) 상층의 TEOS막(13)의 두께(Ta)나 홀(12)내의 TEOS막(13)의 두께(Tb) 보다 얇게 형성된다.
이하에서, 방향성을 갖는 물질을 이용한 반도체 메모리 장치의 제조방법을 설명하기로 한다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 메모리 장치의 제조공정 단면도이다.
먼저 도 3a에 나타낸 바와 같이 소오스(또는 드레인) 영역(21)이 형성된 반도체(20)상에 게이트 전극(도시하지 않음)을 포함하는 절연층(22)을 형성한다.
도 3b에 나타낸 바와 같이, 상기 절연층(22)을 선택적으로 패터닝(포토리소그래피 공정+식각공정)하여 소오스(또는 드레인) 영역(21)이 노출되는 노드 콘택홀(23)을 형성한다.
도 3c에 나타낸 바와 같이 상기 노드 콘택홀(23)을 포함한 절연층(22)상에 제1전도층(24)을 형성한다.
이때, 제1전도층(24)은 폴리실리콘으로 형성하며 스택형 커패시터의 하층 스토리지노드로 사용할 전도층이다.
도 3d에 나타낸 바와 같이 상기 제1전도층(24)상에 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 사용하여 방향성 절연막(25)인 TEOS(Tetra-Ethyl-Ortho Silicate)막을 증착한다.
이때, 증착시간을 조절하여 노드 콘택홀(23)내에 형성된 제1전도층(24)의 구석(A)부분 및 측면에는 방향성 절연막(25)이 완전히 형성되지 않도록 한다.
또한, 필요한 두께를 얻기 위해 세정에 의해서 제1전도층(24)이 드러나도록 할 수 있다.
이때, 방향성 절연막(25)이 형성되지 않은 제1전도층(24) 표면은 후속공정에서 형성하는 상층 스토리지 노드와 접촉할 부분이다.
도 3e에 나타낸 바와 같이 상기 방향성 절연막(25)을 포함한 전면에 제2전도층(26) 및 폴리실리콘(PR20)을 차례로 형성한다.
이때, 제2전도층(26)은 폴리실리콘으로써 스택형 커패시터의 상층 스토리지 노드로 사용할 전도층이다.
도 3f에 나타낸 바와 같이 노광 및 현상공정으로 스토리지 노드 형성영역을 정의하여 포토레지스트(PR20)를 패터닝한후, 패터닝된 포토레지스트(PR20)를 마스크로 이용한 식각공정으로 제2전도층(26)을 선택적으로 제거하여 상층 스토리지 노드로 사용할 부분만 남긴다.
도 3g에 나타낸 바와 같이 상기 방향성 절연막(25)을 습식식각법을 사용하여 제거한다.
도 3h에 나타낸 바와 같이 상기 포토레지스트(PR20) 패턴을 마스크로 이용한 건식식각법으로 제1전도층(24)을 식각하여 하층 스토리지 노드로 사용할 부분만 남긴다. 이때, 제1, 제2전도층(24,26)으로 이루어진 스토리지 노드(27)가 완성된다.
도 3i에 나타낸 바와 같이 상기 포토레지스트(PR20) 패턴을 제거한후 스토리지 노드(27) 표면에 유전막(28)을 형성하고, 전면에 플레이트 폴리실리콘을 증착한 다음 선택적으로 식각하여 플레이트 노드(29)를 형성하여 스택형 커패시터를 완성한다.
본 발명 반도체 메모리 장치의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 상하층 스토리지 노드를 연결시켜 주기 위한 포토리소그래피 공정이 생략되므로 생산성을 향상시킬 수 있다.
둘째, 스토리지 노드의 표면적이 증가하여 집적화에 유리하다.
Claims (3)
- 반도체 기판상에 노드 콘택홀이 형성된 절연층을 형성하는 단계;상기 노드 콘택홀을 포함한 절연층 전면에 제1전도층을 형성하는 단계;상기 제1전도층 전면에 방향성 절연막을 증착하되 노드 콘택홀내에서 서로 연결되지 않도록 형성하는 단계;상기 방향성 절연막을 포함한 전면에 제2전도층을 형성하는 단계;상기 제2전도층을 스토리지 노드만큼 선택적으로 제거하는 단계;상기 방향성 절연막을 제거하는 단계;상기 제1전도층을 스토리지 노드만큼 선택적으로 제거하는 단계; 그리고상기 제1, 제2전도층 표면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치 제조방법.
- 제1항에 있어서,상기 방향성 절연막은 PECVD법을 사용하여 증착하는 것임을 특징으로 하는 반도체 메모리 장치 제조방법.
- 제1항 또는 제2항에 있어서,상기 방향성 절연막은 TEOS막으로 형성하는 것임을 특징으로 하는 반도체 메모리 장치 제조방법.
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