KR930008542B1 - 반도체소자의 커패시터 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체소자의 커패시터 제조방법

제 1 도는 종래 실린더형 스택 커패시터 셀의 단면도.

제 2 도는 본 발명의 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 필드산화막

3 : 게이트 4 : 실리콘질화막

5 : 폴리실리콘 버퍼층 6 : CVD 산화막

7 : 폴리실리콘 8 : 플레이트 전극

9 : CVD 텅스텐 플러그

본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 적은 셀 면적에서 충분한 스토리지 커패시턴스를 얻을 수 있으며 패러스틱(Parastic) 커패시턴스를 최소화시키기에 적당하도록 한 것이다.

종래 실린더형 스택커패시터 셀 구조는 콘벤셜(Conventional) 스택구조나 핀(Fin) 구조에 비해 적은 면적에서 넓은 커패시터 면적을 갖음으로써 고밀도 디램(DRAM)이 갖는 단점을 보완하였으며, 패턴을 한정(Define)하기 쉬워 공정상의 어려움 또한 보완할 수 있었다.

즉, 종래의 기술은 제 1 도에 도시된 바와 같이 기판(1)위에 필드 산화막(2), 게이트(3)를 형성한 상태에서 실리콘 질화막(4)을 실리콘 이산화막의 습식 에치를 위한 마스크층으로 사용하기 위해 디포지션한 후 폴리실리콘 패드(Pad)를 사용하여 스토리지 노드(11)의 일부로 이용하였으며 CVD 산화막을 입힌 후 폴리실리콘을 스토리지 노드로 사용하기 위해 증착하였다.

이어 상기 CVD 산화막을 에치하고 폴리실리콘을 한정한 후 그 위에 실리콘 질화막 및 실리콘 이산화막을 유전물질막으로 입히고 다시 그위에 셀 플레이트를 입혀 결국 실린더형 스택 커패시터 셀 구조를 제조할 수 있었다.

그러나, 상기와 같은 실린더형 스택 커패시터 셀은 스토리지 커패시턴스를 증가시키기 위한 커패시터 면적은 증가되지만 실린더형 스토리지 노드의 스텝 높이(Height)가 높아서 비트라인과의 거리가 근접되어 패러스틱 커패스터가 발생하게 되며 이에 따라 더 이상의 커패시터 면적을 증가시키기가 어려운 문제점이 있었다.

본 발명은 이와같은 종래의 문제점을 해결하기 위한 것으로 기존의 실린더형 스택 커패시터 셀의 스토리의 노드 형성시 노드의 스텝 높이를 낮추면서도 충분한 커패시턴스를 유지할 수 있도록 실린더내에 또다른 원통형의 노드를 형성함을 그 목적으로 한다.

이하에서 본 발명의 제조공정을 첨부된 도면 제 2 도를 참고로 하여 상세히 설명하면 다음과 같다.

먼저 (a)와 같이 기판(1)위에 필드산화막(2)을 형성하여 격리영역과 액티브영역을 한정한 후 통상의 공정에 의해 소정영역에 게이트 산화막(3), 소오스/드레인(S/D)을 형성하여 트랜지스터를 형성한 다음 후속 공정인 실리콘산화막 습식식각시 식각저지층으로 사용하기 위해 얇은 실리콘 질화막(4)을 형성한 후 선택적으로 제거하여 커패시터가 접속될 영역을 노출시킨다.

그리고 (b)와 같이 상기 결과물 전면에 폴리실리콘 버퍼층(5)을 증착한 후 소정 패턴으로 패터닝하여 커패시터 영역상에 남긴다.

다음에 (c)와 같이 상기 결과물 전면에 표면이 평탄할 정도로 두껍게 CVD 산화막(6)을 형성한 후, 커패시터가 형성될 영역상영역에 해당하는 부분을 선택적으로 제거한 다음, 스토리지 노드로 사용될 폴리실리콘(7)을 결과물 상에 두껍게 증착한다. 이어서 (d) 도와 같이 상기 폴리실리콘(7)을 에치백하여 표면을 평탄화시킨 다음 포토레지스터(PR)를 이용한 사진식각공정을 통해 (e)에 도시한 바와 같이 커패시터영역 중심부에 원통형의 패턴을 갖는 소정패턴으로 패터닝한다.

이어서, (f)와 같이 상기 CVD 산화막(6)상에 남아 있는 상기 폴리실리콘(7)을 RIE(Reactive Ion Etching)로 식각한 후 CVD 산화막(6)을 습식식각에 의해 제거함으로써 중앙부분에 원기둥 형태의 노드를 가진 실린더형태의 스토리지노드(7A)를 형성한다.

이때, 상기 폴리실리콘 버퍼층(5)도 스토리지 노드로 된다. 이때, 셀의 격리영역(2)과 액티브영역 및 게이트(3)는 실리콘 질화막(4)에 의해 습식식각으로부터 보호된다.

다음에, (g)와 같이 유전막(8)으로 예를들어 실리콘 질화막이나 실리콘산화막을 형성하고 그 위에 커패시터 플레이트 전극(8)을 형성함으로써 커패시터를 완성한다.

이어서 (h)와 같이 통상의 공정에 의해 상기 결과물상에 절연층(10)을 형성하고 상기 절연층(10)의 소정부위에 비트라인 콘택트를 형성한 후, 선택적 CVD 공정에 의한 텅스텐 플러그(11)를 이용하여 비트라인을 형성한다.

따라서, 상기와 같은 본 발명의 제조공정에 의하면 제 2i 도와 같이 실린더내에 또다른 노드가 형성된 스토리지노드를 형성함으로써 넓은 커패시턴스 영역을 얻을 수 있으므로 스토리지노드의 스텝높이를 감소시킬 수 있으며 적은 패러스틱 커패시턴스를 갖는 셀을 제조할 수 있는 장점이 있다.

Claims (1)

1. 반도체 기판(1)에 필드산화막(2)을 형성하여 액티브영역과 격리영역을 정의하는 공정과, 소정영역에 트랜지스터를 형성하는 공정, 결과물 전면에 실리콘 질화막(4)을 증착한 후 선택적으로 제거하여 커패시터영역을 노출시키는 공정, 커패시터 영역에 폴리실리콘 버퍼층(5)을 형성하는 공정, 결과물 전면에 CVD 산화막(6)을 형성한 후 커패시터 영역상의 CVD 산화막을 선택적으로 제거하는 공정, 결과물 전면에 폴리실리콘(7)을 두껍게 증착한 후 에치백하여 평탄화시키는 공정, 상기 폴리실리콘(7)을 사진식각공정에 의해 패터닝하여 커패시터 영역상에 원통형태의 노드부와 이를 둘러싸는 실린더형태의 노드부로 이루어지는 패턴(7A)을 형성하는 공정, 상기 CVD 산화막(6)상에 남아 있는 폴리실리콘(7)을 제거하는 공정, 상기 CVD 산화막을 제거하는 공정, 상기 폴리실리콘 버퍼층(5)과 폴리실리콘패턴(7A) 표면에 유전막(8)을 형성하는 공정, 및 상기 유전막(8)상에 커패시터 플레이트 전극(9)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.

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