KR0167258B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 액티브영역과 소자 격리영역이 정의된 반도체 기판 상의 소자격리영역에 필드산화막을 형성하는 공정과; 상기 반도체 기판 상의 액티브영역 및 필드산화막 위에 서로 소정 간격 이격되도록 질화막 패턴을 형성하는 공정과; 상기 질화막 패턴 측면에 측벽 스페이서를 형성하는 공정과; 상기 질화막 패턴을 제거하는 공정과; Vt 이온주입 공정과; 상기 측벽 스페이서의 일측면에 게이트용 측벽을 형성하는 공정 및; 상기 측벽 스페이서를 제거하고, 게이트용 측벽 표면에 산화막을 형성하는 공정을 구비하여 소자 제조를 완료하므로서, 게이트 길이를 측벽 산화막과 측벽 폴리를 이용하여 조절할 수 있게 되어 노광기술에서 보여주는 패턴 형성 한계에 제약을 받지 않고도 고집적도를 요하는 DRAM 셀 제조공정에서의 미세 패턴(예컨대, 0.1㎛ 이하의 패턴) 형성이 용이하게 이루어질 수 있게 된다.

Description

반도체 소자 제조방법
제1(a)도 내지 제1(h)도는 종래 기술에 따른 디램 셀 제조방법을 도시한 공정수순도.
제2(a)도 내지 제2(j)도는 본 발명에 따른 디램 셀 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 102 : 필드산화막
104 : 게이트 절연막 106 : 질화막 패턴
110 : 제1산화막 110' : 측벽 스페이서
112 : 게이트용 폴리실리콘 112' : 게이트용 측벽 폴리실리콘
114 : 제2산화막 115 : 절연막
116 : 축적전극 118 : 캐패시터용 절연체
120 : 플레이트 122 : 층간절연막
124 : 도전층
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 고집적도를 요하는 디램(이하, DRAM이라 한다) 셀 제조공정에 적용 가능한 반도체 소자 제조방법에 관한 것이다.
종래의 DRAM 셀 제조공정은 제1(a)도 내지 제1(h)도에 도시된 공정수순도에서 알 수 있듯이 먼저, 제1(a)도에 도시된 형태로 반도체 기판(10) 상의 소자격리영역에 필드 산화막(12)을 성장시켜 액티브영역을 정의하고, 제1(b)도에 도시된 바와 같이 액티브영역의 기판(10) 상에 게이트 절연막(14)을 형성한 후, 제1(c)도에 도시된 바와 같이 상기 게이트 절연막(14) 상에 폴리실리콘(16)을 증착한다.
그후, 제1(d)도에 도시된 바와 같이 상기 폴리실리콘(16) 상에 절연막인 산화막(18)을 증착하고, 제1(e)도에 도시된 바와 같이 상기 산화막(18) 상에 감광막 패턴(20)을 형성한다.
이어서, 제1(f)도에 도시된 바와 같이 상기 감광막 패턴(20)을 마스크로 그 하부의 산화막(18) 및 폴리실리콘(16)을 순차적으로 식각하여 게이트를 형성하고 감광막 패턴(20)을 제거한다.
그후, 제1(g)도에 도시된 바와 같이 게이트 측면에 산화막으로 이루어진 측벽 스페이서(22)를 형성하고, 상기 게이트와 측벽 스페이서(22)를 포함한 기판 전면에 절연막(19)을 증착한 뒤, 축적전극이 형성될 부분의 상기 절연막(19)을 선택식각하여 축적전극용 콘택을 형성한다.
계속해서, 제1(h)도에 도시된 바와 같이 상기 절연막(19) 상에 도전성 물질 예컨대, 폴리실리콘을 증착하고 이를 선택 식각하여 핀형(fin type)의 축적전그(capacitor node)(24)을 형성한 후, 상기 축적전극(24) 표면에 캐패시터용 절연체(26)를 형성한다.
곧이어, 상기 캐패시터용 절연체(26)와 절연막(19)의 소정 부분이 포함하도록 그 표면에 플레이트(plate)(28)를 형성하여 캐패시터를 완성하고, 배선 공정으로서 상기 플레이트(28) 및 게이트 상에 층간절연막(30)을 증착한 후, 상기 층간절연막(30) 및 표면이 드러난 기판 상에 폴리실리콘을 증착하겨 셀 제조를 완료한다.
따라서, 상기 DRAM 셀은 게이트에 가해지는 바이어스(bias)에 따라 채널이 형성 또는 미형성되어 소자의 온/오프 특성이 결정되며, 채널 형성으로 인해 캐패시터에 저장된 정보를 리드(read) 하거나 원하는 데이타를 라이트(write) 할 수 있게 된다.
이때, 상기 데이타의 리드/라이트시 형성되어야 하는 채널을 게이트 길이(gate length)에 의존하며, DRAM의 집적도 또한 이 게이트 길이에 집적적으로 연관된다.
그러나, 현재 게이트 길이는 노광기술에 의하여 형성되므로 이 노광기술은 소자의 집적도가 높아질 수록 미세패턴 형성에 한계가 따르게 되어 고집적도를 효하는 DRAM 셀의 패턴 형성시 소자의 신뢰성을 저하시키는 원인을 제공하게 된다.
이에 본 발명은 상기와 같은 단점을 개선하고자 이루어진 것으로, 측벽 산화막과 게이트용 측벽 폴리를 이용하여 고집적도를 갖는 DRAM 셀의 미세 패턴을 형성하므로서, 게이트 길이를 용이하게 줄일 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은 액티브영역과 소자격리영역이 정의된 반도체 기판 상의 소자격리영역에 필드산화막을 형성하는 공정과; 반도체 기판 상의 액티브영역에는 폴리실리콘 패턴을 형성하고, 필드 산화막 위에는 질화막 패턴을 형성하는 공정과; 상기 폴리실리콘 패턴 및 질화막 패턴 측면에 측벽 스페이서를 형성하는 공정과; 상기 폴리실리콘 패턴 및 질화막 패턴을 제거하는 공정과; Vt 이온주입 공정과; 상기 측벽 스페이서의 일측면에 게이트용 측벽을 형성하는 공정 및; 상기 측벽 스페이서를 제거하고, 게이트용 측벽 표면에 산화막을 형성하는 공정을 포함하여 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2(a)도 내지 제2(j)도는 본 발명에 따른 반도체 소자의 DRAM 셀 제조공정을 도시한 공정수순도를 도시한 것으로, 이를 참조하여 그 제조공정을 구체적으로 살펴보면 다음과 같다.
먼저, 제2(a)도에 도시된 바와 같이 반도체 기판(100) 상의 소자격리영역에 필드산화막(102)을 형성하여 액티브영역을 정의하고, 제2(b)도에 도시된 바와 같이 상기 필드산화막(102) 및 기판 상의 액티브영역에 게이트 절연막(104)을 증착한 후, 상기 게이트 절연막(104) 상에 질화막 예컨대, Si3N4를 형성하고 이를 소정의 패턴을 가지도록 패터닝하여 질화막 패턴(106)을 형성한다.
그후, 제2(c)도에 도시된 바와 같이 상기 질화막 패턴(106)을 포함한 게이트 절연막(104) 전면에 게이트용 제1산화막(110)을 증착하고, 제2(d)도에 도시된 바와 같이 상기 제1산화막(110)을 블랭크 에치백(blank etch-back)하여 상기 질화막 패턴(106) 측면에 측벽 스페이서(100')를 형성한다.
그 다음, 제2(e)도에 도시된 바와 같이 상기 질화막 패턴(106)을 제거하고, 문턱전압(Vt) 조절용 이온주입을 실시한다.
이어서, 제2(f)도에 도시된 바와 같이 상기 측벽 스페이서(110')를 포함한 게이트 절연막(104) 전면에 게이트 형성용 폴리실리콘(112)을 증착한 후 제2(g)도에 도시된 바와 같이 상기 폴리실리콘(112)을 블랭크에치백하여 게이트용 측벽 폴리(112')를 형성하고, 이를 마스크로 이온주입을 실시한 뒤 상기 측벽 스페이서(110')를 제거한다.
이후, 제2(h)도에 도시된 바와 같이 상기 게이트용 측벽 폴리(112') 표면에 제2산화막(114)을 형성하고 표면이 드러난 게이트 절연막(104)을 식각한다.
계속해서, 제2(i)도에 도시된 바와 같이 게이트용 측벽 폴리(112') 및 제2산화막(114)을 포함하도록 절연막(115)를 형성하고, 상기 절연막(115) 및 표면이 드러난 기판 전면에 도전성 물질 예컨대, 폴리실리콘을 증착하고 이를 선택 식각하여 핀형(fin type)의 축적전극(capacitor node)(116)을 형성한 후, 상기 축적전극(116) 표면에 캐패시터용 절연체(118)를 형성하고, 상기 캐패시터용 절연체(118)를 둘러싸도록 도전성 물질의 플레이트(plate)(120)를 형성하여 캐패시터 제조를 완료한다.
곧이어 배선 형성 공정으로서, 제2(j)도에 도시된 바와 같이 층간절연막(122)을 형성하고 상기 층간절연막(122)을 포함한 기판 상에 도전층(124) 예컨대, 폴리실리콘을 증착하여 셀 제조를 완료한다.
이와 같이 본 발명에 의하면, 게이트 길이를 측벽 산화막(110')과 측벽 폴리(112')를 이용하여 조절할 수 있게 되어 노광기술에서 보여주는 패턴 형성 한계에 제약을 받지 않고도 고집적도를 요하는 DRAM 셀 제조공정에서의 미세 패턴(예컨대, 0.1㎛ 이하의 패턴) 형성이 용이하게 이루어질 수 있게 된다.

Claims (3)

  1. 액티브영역과 소자격리영역이 정의된 반도체 기판 상의 소자격리영역에 필드산화막을 형성하는 공정과; 상기 반도체 기판 상의 액티브영역 및 필드산화막 위에 서로 소정 간격 이격되도록 질화막 패턴을 형성하는 공정과; 상기 질하막 패턴 측면에 측벽 스페이서를 형성하는 공정과; 상기 질화막 패턴을 제거하는 공정과; Vt 이온주입 공정과; 상기 측벽 스페이서의 일측면에 게이트용 측벽을 형성하는 공정 및; 상기 측벽 스페이서를 제거하고, 게이트용 측벽 표면에 산화막을 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 게이트용 측벽은 상기 측벽 스페이서 및 기판 전면에 폴리실리콘을 증착한 후 이를 블랭크 식각하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 게이트용 측벽 표면에 산화막을 형성한 후, 상기 산화막을 둘러싸도록 그 표면에 절연막을 형성하는 공정과; 도전성 물질을 이용하여 핀 형상의 축적전극을 형성하는 공정과; 상기 축적전극 상에 절연체를 형성한 후 플레이트를 형성하는 공정과; 층간절연막을 증착하는 공정 및; 도전성 물질을 증착하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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