JPH0685194A

JPH0685194A - 半導体装置の製造方法

Info

Publication number: JPH0685194A
Application number: JP4233427A
Authority: JP
Inventors: Taku Saito; 卓斉藤
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-09-01
Filing date: 1992-09-01
Publication date: 1994-03-25

Abstract

(57)【要約】（修正有）【目的】側壁に段差を持ち蓄積容量の大きな容量蓄積
電極を得る。【構成】トランスファーゲート２の形成が終了したシ
リコン基板１上にエッチング特性の異なる複数の膜を形
成する。これをフォトリソグラフィーにより開口する。
この開口部に対して等方性エッチングを行い、積層膜の
各膜のエッチング速度の差を利用して開口内部に段差を
形成する。次にポリシリコン膜７をこの開口部に埋め込
み不要な部分をエッチングにより除去する。さらに不要
となった積層膜を除去し、ポリシリコン膜７を露出させ
る。このようにして形成された容量蓄積電極９はその側
壁に段差を持つのでその表面積が大きい。よって蓄積容
量の大きな容量蓄積電極９を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法、
特にＤＲＡＭの容量蓄積電極を形成する際に大きな容量
をもつ蓄積電極を形成する方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置はその集積度が高まる
につれて微細化がますます進んでいる。特に半導体メモ
リの一種であるＤＲＡＭでは最も微細加工が進んでい
る。このＤＲＡＭにおいて加工技術の中で容量蓄積電極
を形成する技術は最も重要な技術の一つとなっている。

【０００３】以下図面を参照しながら、上記した従来の
ＤＲＡＭの容量蓄積電極の一例について説明する。

【０００４】図２３は従来のＤＲＡＭの容量蓄積電極形
成までの断面を示すものである。図２３（ａ）は、半導
体基板として例えばシリコン基板１上に、ＤＲＡＭのメ
モリセルのトランスファーゲートを形成した状態を示し
た断面図である。図２３（ａ）において２はポリシリコ
ンで形成されたトランスファーゲート電極、３はフィー
ルド分離酸化膜、４はシリコン酸化膜である。この後必
要なイオン注入を行い、エッチング阻止層として熱酸化
によりシリコン酸化膜５を形成する。次に容量蓄積電極
とシリコン基板１とのコンタクト部分６を開口する。図
２３（ｂ）はこの上に導電性膜として燐を添加したポリ
シリコン膜７を形成した状態を示している。

【０００５】このポリシリコン膜７上にレジスト８によ
り容量蓄積電極９のパターンを形成する。そしてこのレ
ジスト８をマスクとしてポリシリコン膜７をエッチング
する。以上の工程を経て形成された容量蓄積電極９の断
面図を図２３（ｄ）に示す。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＤＲＡＭの集積度が高まるにつれて容量
蓄積電極９の面積が小さくなる。このためＤＲＡＭの回
路動作に必要な電荷を蓄積できるだけの容量を確保する
ことが困難となる。これを解決するために従来より容量
蓄積電極９の面積を可能な限り大きくすることが行われ
ている。例えば容量蓄積電極９のパターンをフォトリソ
グラフィーで形成する際に、隣接するパターンとの間隔
が０．５μｍ以下のパターンを形成する。これにより容
量蓄積電極９そのものをより大きなパターンとし、蓄積
容量を確保しようとするものである。

【０００７】しかし、前者の例えばフォトリソグラフィ
ーで安定して０．５μｍ以下の間隔を持つパターンを形
成することは困難である。現在広く用いられているｉ線
露光装置ではその解像限界は０．４μｍ程度である。し
かし実用上必要な焦点深度を得ようとすると０．５μｍ
が限界である。このため現在のｉ線露光装置では十分に
大きな容量蓄積電極９パターンを形成することは困難で
ある。

【０００８】本発明は上記問題点に鑑み、露光装置の解
像限界内で十分な焦点深度を保ちながら容量蓄積電極パ
ターンを形成したうえで、十分大きな容量を確保する半
導体装置の製造方法を提供するものである。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、半導体基板の表
面に第一の膜を形成する工程と、前記第一の膜上に第二
の膜を形成する工程と、第二の膜上に第二の膜とは特定
のエッチング剤に対し、エッチング特性の異なる第三の
膜を形成する工程と、前記第三の膜上に第三の膜とは前
記エッチング剤に対し、エッチング特性の異なる第四の
膜を形成する工程と、前記第二から第四の膜からなる積
層膜の所定領域にフォトエッチングにより開口部を形成
する工程と、前記開口部の内側壁に対して等方性エッチ
ングを行う工程と、前記等方性エッチングの際に前記第
二及び第四の膜と前記第三の膜とのエッチング速度の差
を利用して前記開口部の内側壁に段差を形成する工程
と、開口部の底部を開口し、前記開口部の内部を含む前
記半導体基板上に導電性膜を形成する工程と、前記第二
から第四の膜からなる積層膜を除去する工程を備えてい
る。

【００１０】

【作用】本発明は上記の構成によって、フォトリソグラ
フィーでのパターン形成において十分な焦点深度を確保
しながらパターンを形成でき、電極の側壁に段差を形成
することで電極の表面積を増加させ、大きな蓄積容量を
もつ蓄積電極を形成することを可能とするものである。

【００１１】

【実施例】以下本発明の一実施例の半導体装置につい
て、図面を参照しながら説明する。

【００１２】図１〜図９は本発明の実施例における半導
体装置の製造過程を示すものである。

【００１３】図１は半導体基板として例えばシリコン基
板１上に、ＤＲＡＭのメモリセルのトランスファーゲー
ト２を形成した状態を示した断面図である。まず、シリ
コン基板１上に分離酸化膜３を形成した。次にポリシリ
コン膜を２００ｎｍ堆積し、フォトエッチング技術によ
りトランスファーゲート電極２を形成した。さらに、ト
ランスファー電極２の上にシリコン酸化膜４を形成し
た。

【００１４】次にシリコン基板１上に第一の膜として例
えばシリコン窒化膜１０を形成した。このシリコン窒化
膜１０は後の酸化膜エッチングの際のエッチング阻止層
となる。シリコン窒化膜１０はＳｉＨ₄とＮＨ₃を用いた
低圧ＣＶＤ法で形成した。シリコン窒化膜１０の膜厚は
４０ｎｍである。

【００１５】次にシリコン窒化膜１０上に第二の膜とし
て例えばＴＥＯＳを原料とした化学気相堆積法によりシ
リコン酸化膜１１を形成した。シリコン酸化膜１１の膜
厚は２００ｎｍである。

【００１６】さらに第二の膜であるシリコン酸化膜１１
上に第三の膜としてＳＯＧ膜１２を形成した。ＳＯＧ膜
１２の膜厚は２００ｎｍである。

【００１７】次に第三の膜であるＳＯＧ膜１２の上に第
四の膜としてＴＥＯＳを原料とした化学気相堆積法によ
りシリコン酸化膜１３を形成した。シリコン酸化膜１３
の形成はシリコン酸化膜１１と同じであり、膜厚は４０
０ｎｍである。図２に以上の工程により第四の膜までが
形成された状態を示す。

【００１８】次に図３に上記の積層膜上にフォトリソグ
ラフィー技術を用いて形成したフォトレジスト１４の開
口パターンの断面図を示す。図４に開口パターンを上か
ら見た図を示す。パターン形成はＮＡ＝０．５のｉ線ス
テッパを用いた。フォトレジストは１μｍ厚のポジ型フ
ォトレジスト７である。開口部１５の寸法は１．６μｍ
×０．８μｍである。隣接する開口部との最近接距離は
０．６μｍとなる。パターン間の最近接距離が０．６μ
ｍあれば露光時の焦点深度は１．６μｍとなり、実用上
十分な値を確保できる。

【００１９】図５にフォトレジスト１４をマスクに異方
性エッチングを行った後の断面形状を示す。エッチング
には高周波ドライエッチング装置を用いた。エッチング
ガスはＣＦ₄，ＣＨＦ₃，Ａｒを用いた。シリコン酸化膜
１１とＳＯＧ膜１２とシリコン酸化膜１３からなる積層
膜を１５０秒エッチングし、開口部１５を形成した。エ
ッチングでは積層膜のみエッチングされこのエッチング
はエッチング阻止層であるシリコン窒化膜１０で停止す
る。この後フォトレジスト１４を除去する。

【００２０】次に開口部１５に対して等方性エッチング
としてウェットエッチングを行った状態を図６に示す。
エッチング液はバッファーフッ酸（ＢＨＦ）である。こ
の時ＴＥＯＳを原料としたシリコン酸化膜１１，１３に
比べてＳＯＧ膜１２はＢＨＦに対するエッチング速度が
大きい。よってＳＯＧ膜１２はＴＥＯＳ酸化膜１１，６
に比べてより多くエッチングされる。このためウェット
エッチングを行った後では図６のように開口部１５の側
壁に凹状の段差が生じる。すなわちこの等方性エッチン
グにより開口部１５の側壁に段差を形成することができ
る。ＢＨＦによる３０秒間のウェットエッチングで、シ
リコン酸化膜１１，１３は２００ｎｍエッチングされ
る。一方ＳＯＧ膜１２は３００ｎｍエッチングされる。
よって生じた段差は約１００ｎｍである。このウェット
エッチングにより開口部１５の寸法は１．８μｍ×１μ
ｍとなる。

【００２１】次に開口部１５の底部のシリコン窒化膜１
０をエッチングにより除去する。開口部１５の底部は容
量蓄積電極とシリコン基板１のコンタクトとなる部分で
ある。シリコン窒化膜１０のエッチングは高周波ドライ
エッチングにより行った。エッチングガスはＣＦ₄と酸
素である。３０秒のエッチングでシリコン窒化膜１０を
除去した。

【００２２】図７に導電性膜として例えば燐を不純物と
して添加したポリシリコン膜１７を８００ｎｍ形成した
状態を示す。ポリシリコン膜１７は開口部１５の側壁の
段差に沿うように形成する。ポリシリコン膜１７の形成
はＳｉＨ₄ガスを用いた低圧ＣＶＤ法で行った。

【００２３】次に全面異方性エッチングを行い開口部１
５の内部以外の部分のポリシリコン膜１７を除去した状
態を図８に示す。エッチングは高周波ドライエッチング
である。エッチングガスはＣＦ₄とＨＢｒである。開口
部１５内部に残されたポリシリコン膜１８は容量蓄積電
極１８となる。

【００２４】次に不要となった酸化膜１１，１２，１３
をエッチングにより除去した。この状態が図９である。
エッチングはＢＨＦを用いたウェットエッチングであ
る。ＢＨＦによるエッチングはシリコン酸化膜１１，１
２，１３のみを選択的にエッチングし、エッチング阻止
層であるシリコン窒化膜１０はエッチングしない。よっ
てシリコン窒化膜１０の下のトランスファーゲートを覆
うシリコン窒化膜２は保護される。このウェットエッチ
ングを行った後に、ポリシリコン膜１７による容量蓄積
電極１８が形成される。この容量蓄積電極１８はその側
壁に凸状の段差を持っている。一方従来の容量蓄積電極
の側壁は平らである。よって本発明で形成された凸状の
側壁を持つ容量蓄積電極１８は、従来の容量蓄積電極よ
りその表面積が数％から１０％程度大きくなる。従って
容量蓄積電極１８の容量が大きくなる。また開口部１５
の形成はフォトリソグラフィーを用いたが、この時形成
したパターンは従来のパターンより小さく、隣接するパ
ターン間が０．６μｍと広い。よって露光時の焦点深度
が１．６μｍと大きい。以上のように本実施例によれば
十分大きな焦点深度を保ちながらフォトリソグラフィー
技術によりパターンを形成でき、かつ表面積の大きなす
なわち容量の大きな容量蓄積電極１８を形成することが
できる。

【００２５】以下本発明の第二の実施例について図面を
参照しながら説明する。図１０〜図１６は第一の実施例
と同様にシリコン基板上にトランスファーゲート１を形
成した上に第一の膜として４０ｎｍのシリコン窒化膜１
０を形成した状態を示す。

【００２６】図１１にシリコン窒化膜１０上に第二の膜
としてＢＰＳＧ（Boro-Phosph-Silicateglass）膜１９
を３００ｎｍ形成し、第三の膜としてＴＥＯＳ膜２０を
２００ｎｍ形成し、さらに第四の膜としてＢＰＳＧ膜２
１を５００ｎｍ形成した状態を示す。ＢＰＳＧ膜１９，
２１の形成は常圧ＣＶＤ法で原料ガスはＳｉＨ₄と酸素
である。ＴＥＯＳ膜２０は減圧ＣＶＤ法で基板温度６０
０℃でＴＥＯＳを原料として形成した。

【００２７】次に第一の実施例と同様にフォトリソグラ
フィーとエッチングを用いて開口部１５を形成した状態
が図１２である。フォトリソグラフィーでは第一の実施
例と同様のパターンを形成した。焦点深度は第一の実施
例と同様、１．６μｍと大きい。エッチングの条件は第
一の実施例に同じである。

【００２８】次に開口部１５に対し等方性エッチングを
行った状態を図１３に示す。等方性エッチングとしてＣ
Ｆ₄を用いた高周波ドライエッチングを用いた。この
時、ＢＰＳＧ膜１９，２１はＴＥＯＳ膜２０よりも上記
のエッチングに対するエッチング速度が大きい。このた
め開口部１５の側壁に凸状の段差を生じる。３０秒のエ
ッチングにより生じた段差は１００ｎｍである。

【００２９】以下、第一の実施例と同様に開口部１５の
底部のシリコン窒化膜１０を除去し、ポリシリコン膜２
２を成長させる。この状態を図１４に示す。さらに全面
異方性エッチングにより開口部１５のみに容量蓄積電極
となるポリシリコン膜２２を残す。この状態を図１５に
示す。

【００３０】この後ポリシリコン１０による容量蓄積電
極２２の側壁に段差を形成するために用いた第二，第
三，第四の膜は不要となる。図１６は不要となったＢＰ
ＳＧ膜１９，２１及びＴＥＯＳ膜２０を除去した状態で
ある。エッチングはＢＨＦによるウェットエッチングで
ある。この時容量蓄積電極のポリシリコン膜２２の側壁
には凹状の段差を存在する。この段差によって容量蓄積
電極２２の表面積が増加し、容量が大きくなる。本実施
例によれば第一の実施例と同様に、十分大きな焦点深度
を保ちながらフォトリソグラフィー技術によりパターン
を形成でき、かつ表面積の大きなすなわち容量の大きな
容量蓄積電極を形成することができる。

【００３１】以下本発明の第三の実施例について図面を
参照しながら説明する。図１７は第一の実施例と同様に
シリコン基板上にトランスファーゲート１を形成した上
に４０ｎｍのシリコン窒化膜１０を形成した状態を示
す。

【００３２】次に第二の膜としてＴＥＯＳ膜２３を２０
０ｎｍ形成し、第三の膜としてシリコン窒化膜２４を２
００ｎｍ形成し、さらに第四の膜としてＴＥＯＳ膜２５
を４００ｎｍ形成した状態を図１８に示す。

【００３３】第一の実施例と同様にフォトリソグラフィ
ー技術によりレジストによる開口パターンを形成する。
このレジストをマスクとして第四の膜であるＴＥＯＳ膜
２５をエッチングする。このエッチングは第三の膜であ
るシリコン窒化膜２４で停止する。次に第三の膜である
シリコン窒化膜２４をエッチングする。このエッチング
は第二の膜であるＴＥＯＳ膜２３で停止する。さらに第
二の膜であるＴＥＯＳ膜２３をエッチングする。このエ
ッチングはエッチング阻止層である第一の膜シリコン窒
化膜１０で停止する。このエッチングが終了しレジスト
を除去した状態を図１９に示す。この間のエッチングに
は高周波ドライエッチングを用いた。ＴＥＯＳ膜２３，
２５のエッチングとシリコン窒化膜２４のエッチングで
はエッチングガスを切り替える。ガスの切り替えは容易
に行えるので、これらの積層膜のエッチングは容易であ
る。

【００３４】次に等方性エッチングとして熱燐酸による
等方性エッチングを行う。このエッチングにより第三の
膜であるシリコン窒化膜２４が除去される。この結果、
開口部１５の側壁に凹状の段差が形成される。同時に底
部のエッチング阻止層のシリコン窒化膜１０が除去され
る。この結果、容量蓄積電極とシリコン基板１のコンタ
クト部１６が開口できた。この状態を図２０に示す。本
実施例によればコンタクト部１６の開口をフォトマスク
を用いることなく自己整合的に行える。

【００３５】以下、第一の実施例と同様に、ポリシリコ
ン膜２６を成長させる。さらに全面異方性エッチングに
より開口部１５のみに容量蓄積電極となるポリシリコン
膜２７を残す。この状態を図２１に示す。

【００３６】この後ポリシリコンによる容量蓄積電極２
７の側壁に段差を形成するために用いた第二，第三，第
四の膜は不要となる。図２２は不要となったＴＥＯＳ膜
２３，２５及びシリコン窒化膜２４を除去した状態であ
る。この時容量蓄積電極２７のポリシリコン膜の側壁に
は凸状の段差が存在する。この段差によって容量蓄積電
極の表面積が増加し、容量が大きくなる。本実施例によ
れば第一の実施例と同様に、十分大きな焦点深度を保ち
ながらフォトリソグラフィー技術によりパターンを形成
でき、かつ表面積の大きなすなわち容量の大きな容量蓄
積電極を形成することができる。

【００３７】なお、第一の実施例において、第三の膜は
ＳＯＧ膜としたが、ＢＨＦに対するエッチング速度が第
二，第四の膜であるＴＥＯＳ膜より大きいものであれ
ば、例えばＢＰＳＧ膜としてもよい。また第二，第四の
膜と第三の膜は、それらのＢＨＦに対するエッチング速
度が第三の膜の方が大きければどのような膜でもよい。

【００３８】開口部１５の側壁に段差を生じさせるため
の等方性エッチングとしてはＢＨＦによるウェットエッ
チングとしたが、高周波ドライエッチングを用いてもよ
い。

【００３９】また、第２の実施例では第二，第四の膜は
ＢＰＳＧ膜としたが、ＢＨＦに対するエッチング速度が
第三の膜であるＴＥＯＳ膜より大きいものであれば、例
えばＳＯＧ膜としてもよい。

【００４０】前記第一，第二，第三の実施例では段差形
成のために第二の膜から第四の膜を使用したが、さらに
第四の膜の上に複数の膜を形成することで、複数の段差
を持つ容量蓄積電極を形成できる。これによりさらに容
量の大きな容量蓄積電極を形成できることは明らかであ
る。

【００４１】前述した発明は理解を明瞭にするために図
解および例示の方法によって詳細に説明されたけれど
も、ある変化およびある変形は添付した特許請求の範囲
で行われ得ることは明らかである。

【００４２】

【発明の効果】以上のように本発明は、エッチング特性
の異なる複数の膜からなる積層膜を開口し、等方性エッ
チングにより開口部の側壁に段差を形成し、この開口部
の形状に沿って導電性膜を形成し、不要となった積層膜
を除去することにより、側壁に段差を持ち蓄積容量の大
きな容量蓄積電極を得ることができる。容量蓄積電極の
パターンをフォトリソグラフィーで形成する際に隣接す
るパターンとの距離を十分確保することで、露光時の焦
点深度を十分確保することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例における第１工程断面図

【図２】本発明の第一の実施例における第２工程断面図

【図３】本発明の第一の実施例における第３工程断面図

【図４】本発明の第一の実施例における第４工程断面図

【図５】本発明の第一の実施例における第５工程断面図

【図６】本発明の第一の実施例における第６工程断面図

【図７】本発明の第一の実施例における第７工程断面図

【図８】本発明の第一の実施例における第８工程断面図

【図９】本発明の第一の実施例における第９工程断面図

【図１０】本発明の第二の実施例における第１工程断面
図

【図１１】本発明の第二の実施例における第２工程断面
図

【図１２】本発明の第二の実施例における第３工程断面
図

【図１３】本発明の第二の実施例における第４工程断面
図

【図１４】本発明の第二の実施例における第５工程断面
図

【図１５】本発明の第二の実施例における第６工程断面
図

【図１６】本発明の第二の実施例における第７工程断面
図

【図１７】本発明の第三の実施例における第１工程断面
図

【図１８】本発明の第三の実施例における第２工程断面
図

【図１９】本発明の第三の実施例における第３工程断面
図

【図２０】本発明の第三の実施例における第４工程断面
図

【図２１】本発明の第三の実施例における第５工程断面
図

【図２２】本発明の第三の実施例における第６工程断面
図

【図２３】従来の半導体装置の製造方法の一例の工程断
面図

【符号の説明】

１シリコン基板２トランスファーゲート３分離酸化膜４シリコン酸化膜５シリコン酸化膜６コンタクト７ポリシリコン膜８フォトレジスト９容量蓄積電極１０シリコン窒化膜（第一の膜）１１ＴＥＯＳ膜（第二の膜）１２ＳＯＧ膜（第三の膜）１３ＴＥＯＳ膜（第四の膜）１４フォトレジスト１５開口部１６コンタクト１７ポリシリコン膜１８容量蓄積電極

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に第一の膜を形成する工
程と、前記第一の膜上に第二の膜を形成する工程と、前
記第二の膜上に第二の膜とは特定のエッチング剤に対
し、エッチング特性の異なる第三の膜を形成する工程
と、前記第三の膜上に第三の膜とは前記エッチング剤に
対し、エッチング特性の異なる第四の膜を形成する工程
と、前記第二から第四の膜からなる積層膜の所定領域に
フォトエッチングにより開口部を形成する工程と、前記
開口部の内側壁に対して前記エッチング剤にて等方性エ
ッチングを行う工程と、前記等方性エッチングの際に前
記第二及び第四の膜と第三の膜とのエッチング速度の差
を利用して前記開口部の内側壁に段差を形成する工程
と、前記開口部の底部を開口し、前記開口部の内部を含
む半導体基板上に導電性膜を形成する工程と、前記第二
から第四の膜からなる積層膜を除去する工程を含むこと
を特徴とする半導体装置の製造方法。