JP2777494B2 - キャパシタにおける蓄積電極の形成方法 - Google Patents
キャパシタにおける蓄積電極の形成方法Info
- Publication number
- JP2777494B2 JP2777494B2 JP3277302A JP27730291A JP2777494B2 JP 2777494 B2 JP2777494 B2 JP 2777494B2 JP 3277302 A JP3277302 A JP 3277302A JP 27730291 A JP27730291 A JP 27730291A JP 2777494 B2 JP2777494 B2 JP 2777494B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- film
- storage electrode
- etching
- mask pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するもので、特に蓄積電極の形成方法に関するも
のである。
法に関するもので、特に蓄積電極の形成方法に関するも
のである。
【０００２】
【従来の技術】半導体記憶装置（ＤＲＡＭ）において高
集積化する為には、微小な面積の中にいかに大きなキャ
パシタ容量を得るかが開発の重要な要素の１つである。
キャパシタ容量はその面積に比例し、又キャパシタ絶縁
膜の膜厚に反比例する。
集積化する為には、微小な面積の中にいかに大きなキャ
パシタ容量を得るかが開発の重要な要素の１つである。
キャパシタ容量はその面積に比例し、又キャパシタ絶縁
膜の膜厚に反比例する。
【０００３】近年の微細化に伴い、セル面積は小さくな
り蓄積電極の面積も小さくなる。これに対して、十分な
キャパシタ容量を確保するために、キャパシタ絶縁膜の
膜厚は酸化膜換算で１６ＭＤＲＡＭでは６ｎｍ、６４Ｍ
ＤＡＭでは５ｎｍ以下になると考えられている。そし
て、キャパシタ絶縁膜の薄膜化においては、従来のＳｉ
3Ｎ4よりも誘電率の高いＴａ2Ｏ5膜等の採用により信頼
性の確保が検討されている。
り蓄積電極の面積も小さくなる。これに対して、十分な
キャパシタ容量を確保するために、キャパシタ絶縁膜の
膜厚は酸化膜換算で１６ＭＤＲＡＭでは６ｎｍ、６４Ｍ
ＤＡＭでは５ｎｍ以下になると考えられている。そし
て、キャパシタ絶縁膜の薄膜化においては、従来のＳｉ
3Ｎ4よりも誘電率の高いＴａ2Ｏ5膜等の採用により信頼
性の確保が検討されている。
【０００４】一方、キャパシタ構造は４ＭＤＲＡＭで積
層構造あるいは溝型構造が採用されたが、更に、高集積
化が進むと、従来の積層構造では、キャパシタ面積を確
保することが困難となる。又、溝型構造では、開口面積
が小さくなり、より深い溝を形成しても十分な面積を得
られない。
層構造あるいは溝型構造が採用されたが、更に、高集積
化が進むと、従来の積層構造では、キャパシタ面積を確
保することが困難となる。又、溝型構造では、開口面積
が小さくなり、より深い溝を形成しても十分な面積を得
られない。
【０００５】この様な問題を解決する手段として、３次
元構造キャパシタが提案されている。例えば、Ｄｉｇｅ
ｓｔ ｏｆ Ｓｙｍｐｏ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏ．１９８９に詳しい。しかしながら、そのプロセス
は、従来プロセスよりも工程数が増し高度なエッチング
制御技術が要求されることから、そのプロセスは十分と
は言い難い。
元構造キャパシタが提案されている。例えば、Ｄｉｇｅ
ｓｔ ｏｆ Ｓｙｍｐｏ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏ．１９８９に詳しい。しかしながら、そのプロセス
は、従来プロセスよりも工程数が増し高度なエッチング
制御技術が要求されることから、そのプロセスは十分と
は言い難い。
【０００６】
【発明が解決しようとする課題】この発明は、上述した
問題点に鑑みてなされたもので、自己整合的にマスクパ
ターンの形成が可能で、且つプロセスを複雑化すること
なく、十分なキャパシタ表面積を確保することがでるキ
ャパシタ電極の形成方法を提供することを目的とする。
問題点に鑑みてなされたもので、自己整合的にマスクパ
ターンの形成が可能で、且つプロセスを複雑化すること
なく、十分なキャパシタ表面積を確保することがでるキ
ャパシタ電極の形成方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、基板上に、蓄
積電極となる膜を形成する工程と、この膜の上にマスク
パターンを形成する工程と、このマスクパターンをマス
クとして、前記膜を反応生成物又は反応副生成物が前記
マスクパターンの側壁及びエッチング後の前記膜の側壁
に堆積する条件でエッチングする工程と、前記マスクパ
ターンを除去し、前記側壁堆積物を残す工程と、前記側
壁堆積物をマスクとして前記膜をエッチングする工程
と、前記側壁堆積物を除去する工程と、からなるもので
ある。
積電極となる膜を形成する工程と、この膜の上にマスク
パターンを形成する工程と、このマスクパターンをマス
クとして、前記膜を反応生成物又は反応副生成物が前記
マスクパターンの側壁及びエッチング後の前記膜の側壁
に堆積する条件でエッチングする工程と、前記マスクパ
ターンを除去し、前記側壁堆積物を残す工程と、前記側
壁堆積物をマスクとして前記膜をエッチングする工程
と、前記側壁堆積物を除去する工程と、からなるもので
ある。
【０００８】
【作用】この発明によれば、側壁堆積物は、既に形成さ
れている蓄積電極外周部のみに存在することから、外周
部のみの自己整合的なマスクとなり、蓄積電極の中央の
みがエッチングされる。そして、その深さ方向のエッチ
ング量を膜の厚さ以下にすることで、蓄積電極の断面形
状は凹型となり、蓄積面積は従来形状と比較して内面面
積だけ増加することができる。
れている蓄積電極外周部のみに存在することから、外周
部のみの自己整合的なマスクとなり、蓄積電極の中央の
みがエッチングされる。そして、その深さ方向のエッチ
ング量を膜の厚さ以下にすることで、蓄積電極の断面形
状は凹型となり、蓄積面積は従来形状と比較して内面面
積だけ増加することができる。
【０００９】
【実施例】図１は、この発明の一実施例における各工程
を示す断面図である。この図１に従いこの発明の実施例
を説明する。
を示す断面図である。この図１に従いこの発明の実施例
を説明する。
【００１０】図１−（ａ）において、１はシリコン基
板、２は素子分離領域としてのフィールド酸化膜、３は
ゲート電極、４はソース領域、５はドレイン領域、６は
層間絶縁膜、７はワード線である。
板、２は素子分離領域としてのフィールド酸化膜、３は
ゲート電極、４はソース領域、５はドレイン領域、６は
層間絶縁膜、７はワード線である。
【００１１】まず、この基板１表面に蓄積電極となる膜
１０として、例えば、ポリシリコンを５０００Å堆積す
る。このポリシリコン膜１０には、例えば、イオン注入
法を用いて、Ｎ型不純物をドーピングすることにより、
Ｎ型化しておく（図１−（ｂ））。
１０として、例えば、ポリシリコンを５０００Å堆積す
る。このポリシリコン膜１０には、例えば、イオン注入
法を用いて、Ｎ型不純物をドーピングすることにより、
Ｎ型化しておく（図１−（ｂ））。
【００１２】次に、この基板１上に蓄積電極パターンを
形成するためのマスクパターン１１を設ける。このマス
クパターン１１は、例えば、ＴＳＭＲ−ｉｘ１７０等の
レジストをスピンコートして、膜厚１．０μｍのレジス
ト層を全面に塗布し、その後、露光、現像してパターニ
ングされる（図１−（ｃ））。尚、マスクパターン１１
の側面は、図面では垂直に描いているが、下から上に向
かってしだいに縮径するテーパーが付いている。
形成するためのマスクパターン１１を設ける。このマス
クパターン１１は、例えば、ＴＳＭＲ−ｉｘ１７０等の
レジストをスピンコートして、膜厚１．０μｍのレジス
ト層を全面に塗布し、その後、露光、現像してパターニ
ングされる（図１−（ｃ））。尚、マスクパターン１１
の側面は、図面では垂直に描いているが、下から上に向
かってしだいに縮径するテーパーが付いている。
【００１３】次に、基板１上のポリシリコン膜１０をマ
スクパターン１１をマスクとしてエッチングする。この
エッチングは、反応性イオンエッチング（ＲＩＥ）によ
り行われる。この時のエッチング条件としては、例え
ば、圧力５ｍＴｏｒｒ、反応ガスとしてＨＢｒ４０ｓｃ
ｃｍ、酸素（Ｏ2）６ｓｃｃｍ、高周波出力（Ｐｒｆ）
４０Ｗ、加速電圧（Ｐμ）１．０ｋｗ、基板温度２０℃
である。
スクパターン１１をマスクとしてエッチングする。この
エッチングは、反応性イオンエッチング（ＲＩＥ）によ
り行われる。この時のエッチング条件としては、例え
ば、圧力５ｍＴｏｒｒ、反応ガスとしてＨＢｒ４０ｓｃ
ｃｍ、酸素（Ｏ2）６ｓｃｃｍ、高周波出力（Ｐｒｆ）
４０Ｗ、加速電圧（Ｐμ）１．０ｋｗ、基板温度２０℃
である。
【００１４】この条件下でポリシリコン膜１０のエッチ
ングを行うと、マスクパターン１１のレジスト側面及び
被エッチング膜のポリシリコン１０の側面にエッチング
中の反応生成物あるいは反応副生成物と考えられている
ＳｉＢｒxＯyからなる側壁堆積物１２が堆積する（図２
−（ｄ））。
ングを行うと、マスクパターン１１のレジスト側面及び
被エッチング膜のポリシリコン１０の側面にエッチング
中の反応生成物あるいは反応副生成物と考えられている
ＳｉＢｒxＯyからなる側壁堆積物１２が堆積する（図２
−（ｄ））。
【００１５】この後、マスクパターン１１のレジストを
除去する。この除去は、例えば、Ｈ2ＳＯ4：Ｈ2Ｏ2＝１
０：１からなる溶液を温度１４０℃の状態に保ち、この
溶液中に１０分間漬けて、レジスト除去し、温度２５℃
の超純水中で、１０分間洗浄する（図２−（ｅ））。こ
の時、マスクパターン１１のレジストは容易に除去でき
るが、側壁堆積物１２は除去されない。この側壁堆積物
１２は既に形成されている蓄積電極となるポリシリコン
膜１０の外周部のみに存在することから、外周部のみの
自己整合的なマスクとなる。
除去する。この除去は、例えば、Ｈ2ＳＯ4：Ｈ2Ｏ2＝１
０：１からなる溶液を温度１４０℃の状態に保ち、この
溶液中に１０分間漬けて、レジスト除去し、温度２５℃
の超純水中で、１０分間洗浄する（図２−（ｅ））。こ
の時、マスクパターン１１のレジストは容易に除去でき
るが、側壁堆積物１２は除去されない。この側壁堆積物
１２は既に形成されている蓄積電極となるポリシリコン
膜１０の外周部のみに存在することから、外周部のみの
自己整合的なマスクとなる。
【００１６】然る後、この側壁堆積物１２をマスクとし
て、再度ポリシリコン膜１０をＲＩＥ法によりエッチン
グを行う。この時のエッチング条件は、異方性エッチン
グが可能な条件で、例えば、圧力５ｍＴｏｒｒ、反応ガ
スＨＢｒ４０ｓｃｃｍ、高周波出力（Ｐｒｆ）４０Ｗ、
加速電圧（Ｐμ）１．０ｋｗ、基板温度２０℃で行う。
更に、このエッチングは、下層の層間絶縁膜が露出しな
い量、つまりポリシリコン膜１０の堆積膜厚以下、この
実施例では、３０００Åのエッチングを行う。
て、再度ポリシリコン膜１０をＲＩＥ法によりエッチン
グを行う。この時のエッチング条件は、異方性エッチン
グが可能な条件で、例えば、圧力５ｍＴｏｒｒ、反応ガ
スＨＢｒ４０ｓｃｃｍ、高周波出力（Ｐｒｆ）４０Ｗ、
加速電圧（Ｐμ）１．０ｋｗ、基板温度２０℃で行う。
更に、このエッチングは、下層の層間絶縁膜が露出しな
い量、つまりポリシリコン膜１０の堆積膜厚以下、この
実施例では、３０００Åのエッチングを行う。
【００１７】次に、側壁堆積物１２をアルカリ溶液、例
えば、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５の溶液を
用いて温度７０℃の状態で、１０分間漬けることにより
除去する。
えば、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５の溶液を
用いて温度７０℃の状態で、１０分間漬けることにより
除去する。
【００１８】このように、側壁堆積物１２は、既に形成
されている蓄積電極外周部のみにあることから、外周部
のみの自己整合的なマスクとなり、蓄積電極の中央のみ
がエッチングされる。この結果、形成されたキャパシタ
蓄積電極では図２（ｆ）に示すように、断面形状は凹型
となり、蓄積表面積は内側面積だけ増加し、キャパシタ
蓄積面積表面積が大きくなる。この蓄積電極を用いてキ
ャパシタを作製すれば、従来より１．４倍も面積の広い
キャパシタ蓄積電極を作製することがでる。
されている蓄積電極外周部のみにあることから、外周部
のみの自己整合的なマスクとなり、蓄積電極の中央のみ
がエッチングされる。この結果、形成されたキャパシタ
蓄積電極では図２（ｆ）に示すように、断面形状は凹型
となり、蓄積表面積は内側面積だけ増加し、キャパシタ
蓄積面積表面積が大きくなる。この蓄積電極を用いてキ
ャパシタを作製すれば、従来より１．４倍も面積の広い
キャパシタ蓄積電極を作製することがでる。
【００１９】
【発明の効果】以上の説明で明らかなように、この発明
によれば、凹型断面形状を有するキャパシタ蓄積電極を
プロセスを複雑にすることなく形成することができ、電
極面積の拡大を容易に図ることが可能となり、高集積化
が容易となる。
によれば、凹型断面形状を有するキャパシタ蓄積電極を
プロセスを複雑にすることなく形成することができ、電
極面積の拡大を容易に図ることが可能となり、高集積化
が容易となる。
【図１】この発明の一実施例を工程別に示す断面図であ
る。
る。
【図２】この発明の一実施例を工程別に示す断面図であ
る。
る。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極 ４ ソース領域 ５ ドレイン領域 ６ 層間絶縁膜 １０ 蓄積電極 １１ マスク １２ 側壁堆積物
Claims (1)
- 【請求項１】 基板上に、蓄積電極となる膜を形成する
工程と、この膜の上にマスクパターンを形成する工程
と、このマスクパターンをマスクとして、前記膜を反応
生成物又は反応副生成物が前記マスクパターンの側壁及
びエッチング後の前記膜の側壁に堆積する条件でエッチ
ングする工程と、前記マスクパターンを除去し、前記側
壁堆積物を残す工程と、前記側壁堆積物をマスクとして
前記膜をエッチングする工程と、前記側壁堆積物を除去
する工程と、からなることを特徴としたキャパシタにお
ける蓄積電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277302A JP2777494B2 (ja) | 1991-09-26 | 1991-09-26 | キャパシタにおける蓄積電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277302A JP2777494B2 (ja) | 1991-09-26 | 1991-09-26 | キャパシタにおける蓄積電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590496A JPH0590496A (ja) | 1993-04-09 |
| JP2777494B2 true JP2777494B2 (ja) | 1998-07-16 |
Family
ID=17581647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277302A Expired - Fee Related JP2777494B2 (ja) | 1991-09-26 | 1991-09-26 | キャパシタにおける蓄積電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777494B2 (ja) |
-
1991
- 1991-09-26 JP JP3277302A patent/JP2777494B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590496A (ja) | 1993-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5716883A (en) | Method of making increased surface area, storage node electrode, with narrow spaces between polysilicon columns | |
| US5597754A (en) | Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process | |
| US5706164A (en) | Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers | |
| US7160780B2 (en) | Method of manufacturing a fin field effect transistor | |
| US5858838A (en) | Method for increasing DRAM capacitance via use of a roughened surface bottom capacitor plate | |
| US6004857A (en) | Method to increase DRAM capacitor via rough surface storage node plate | |
| US5508223A (en) | Method for manufacturing DRAM cell with fork-shaped capacitor | |
| US7709319B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6569729B1 (en) | Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application | |
| US6033967A (en) | Method for increasing capacitance in DRAM capacitors and devices formed | |
| US6274426B1 (en) | Self-aligned contact process for a crown shaped dynamic random access memory capacitor structure | |
| JP2741672B2 (ja) | スタック形ｄｒａｍセルのキャパシタ製造方法 | |
| US6825520B1 (en) | Capacitor with a roughened silicide layer | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| US5457063A (en) | Method for fabricating a capacitor for a dynamic random access memory cell | |
| US5550077A (en) | DRAM cell with a comb-type capacitor | |
| JP3227485B2 (ja) | 半導体メモリ素子の製造方法 | |
| US5766993A (en) | Method of fabricating storage node electrode, for DRAM devices, using polymer spacers, to obtain polysilicon columns, with minimum spacing between columns | |
| US5899716A (en) | Oxygen ion implantation procedure to increase the surface area of an STC structure | |
| US5926719A (en) | Method for fabricating a crown shaped capacitor structure | |
| JP2912823B2 (ja) | ダイナミックｒａｍセルの製造方法 | |
| US5792688A (en) | Method to increase the surface area of a storage node electrode, of an STC structure, for DRAM devices, via formation of polysilicon columns | |
| US6060353A (en) | Method of forming a ring shaped storage node structure for a DRAM capacitor structure | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| US6087217A (en) | Method for improving capacitance in DRAM capacitors and devices formed |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |