JP2912823B2 - ダイナミックｒａｍセルの製造方法 - Google Patents
ダイナミックｒａｍセルの製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法に関するもので、特にダイナミックＲＡＭセルにおけ
るキャパシタの形成方法に関するものである。
法に関するもので、特にダイナミックＲＡＭセルにおけ
るキャパシタの形成方法に関するものである。
【０００２】
【従来の技術】ダイナミックＲＡＭ（以下、「ＤＲＡ
Ｍ」）素子の高集積化のためには、通常メモリセルの面
積減少と電荷貯蔵容量の確保が重要である。特に、超高
集積度の半導体素子の場合は、キャパシタの電荷貯蔵容
量が減少してくると、アルファ粒子によるソフトエラー
(soft error)が増加する傾向がある。したがって、一定
水準以上の電荷貯蔵容量を確保するためには、高度の工
程技術の開発とともに、素子の信頼性の確保に鎬を削っ
ている。
Ｍ」）素子の高集積化のためには、通常メモリセルの面
積減少と電荷貯蔵容量の確保が重要である。特に、超高
集積度の半導体素子の場合は、キャパシタの電荷貯蔵容
量が減少してくると、アルファ粒子によるソフトエラー
(soft error)が増加する傾向がある。したがって、一定
水準以上の電荷貯蔵容量を確保するためには、高度の工
程技術の開発とともに、素子の信頼性の確保に鎬を削っ
ている。
【０００３】従来のＤＲＡＭセルを図６を参照して考察
してみれば、図面中、１はシリコン基板、２はフィール
ド酸化膜、３はゲート酸化膜、４はゲート電極、４＊は
酸化膜、５はスペーサ酸化膜、６は不純物イオン注入領
域、８は窒化膜、９、１１は電荷貯蔵電極、１３は誘電
体膜、１４はプレート電極をそれぞれ示す。製造工程を
説明すると、シリコン基板１にフィールド酸化膜２を形
成して動作領域を定義した後、ゲート酸化膜３とゲート
電極４を形成する。そして、ゲート電極４の上面を酸化
膜４＊で絶縁し、ゲート電極４と酸化膜４＊の側壁にス
ペーサ酸化膜５を形成した後、不純物イオン注入領域６
（ソースおよびドレイン）を形成してトランジスタを形
成し、窒化膜８を一旦全体構造の上に塗布した後、該ソ
ース領域６を露出させてその上に電荷貯蔵電極９を接続
した後、再び全体構造の上に酸化膜を塗布して平坦化さ
せ、それをエッチングして先に形成された電荷貯蔵電極
９を露出させる。次いで、ポリシリコン膜を蒸着して垂
直の棒型の端面を有する電荷貯蔵電極１１を先の電荷貯
蔵電極９と接続して形成した後、その上に順次誘電体膜
１３とプレート電極１４を形成することにより、ＤＲＡ
Ｍセルを形成する。このようにして、比較的大きい値の
電荷貯蔵領域を得ている。
してみれば、図面中、１はシリコン基板、２はフィール
ド酸化膜、３はゲート酸化膜、４はゲート電極、４＊は
酸化膜、５はスペーサ酸化膜、６は不純物イオン注入領
域、８は窒化膜、９、１１は電荷貯蔵電極、１３は誘電
体膜、１４はプレート電極をそれぞれ示す。製造工程を
説明すると、シリコン基板１にフィールド酸化膜２を形
成して動作領域を定義した後、ゲート酸化膜３とゲート
電極４を形成する。そして、ゲート電極４の上面を酸化
膜４＊で絶縁し、ゲート電極４と酸化膜４＊の側壁にス
ペーサ酸化膜５を形成した後、不純物イオン注入領域６
（ソースおよびドレイン）を形成してトランジスタを形
成し、窒化膜８を一旦全体構造の上に塗布した後、該ソ
ース領域６を露出させてその上に電荷貯蔵電極９を接続
した後、再び全体構造の上に酸化膜を塗布して平坦化さ
せ、それをエッチングして先に形成された電荷貯蔵電極
９を露出させる。次いで、ポリシリコン膜を蒸着して垂
直の棒型の端面を有する電荷貯蔵電極１１を先の電荷貯
蔵電極９と接続して形成した後、その上に順次誘電体膜
１３とプレート電極１４を形成することにより、ＤＲＡ
Ｍセルを形成する。このようにして、比較的大きい値の
電荷貯蔵領域を得ている。
【０００４】
【発明が解決しようとする課題】しかし、上述のような
従来の方法では、素子が高集積化されるに従って、垂直
に形成される電荷貯蔵電極の高さが高くならざるを得な
いのに、その高さもいくらでも高くできる訳にはいか
ず、ある値以上の電荷貯蔵容量を確保し難い限界に到達
する問題点があった。
従来の方法では、素子が高集積化されるに従って、垂直
に形成される電荷貯蔵電極の高さが高くならざるを得な
いのに、その高さもいくらでも高くできる訳にはいか
ず、ある値以上の電荷貯蔵容量を確保し難い限界に到達
する問題点があった。
【０００５】したがって、この発明は、高集積化したメ
モリセル内に従来より大きい電荷貯蔵容量の確保できる
ＤＲＡＭセルの製造方法を提供することを目的とする。
モリセル内に従来より大きい電荷貯蔵容量の確保できる
ＤＲＡＭセルの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、半導体基板にフィールド酸化膜、ゲー
ト絶縁膜、その上のゲート電極、その上のゲート絶縁
膜、それらの側壁のスペーサ絶縁膜、そしてその両側の
不純物イオン注入領域を含んで成るトランジスタの、上
記不純物イオン注入領域の一方にキャパシタが接続され
たＤＲＡＭセルの製造方法において、フィールド酸化膜
の所定領域にトレンチを形成するステップと、該イオン
注入領域に接続される第一の導電層を以上の全体構造の
上に蒸着した後、トレンチ内および他の所定の部分にお
いて該第一の導電層をエッチングして第一の電荷貯蔵電
極を形成するステップと、さらにこれら全体構造の上に
絶縁膜を塗布してトレンチ内の絶縁膜を残留させながら
キャパシタ形成部位の絶縁膜を除去するステップと、さ
らにこれら全体構造の上に第二の導電層を形成して第二
の電荷貯蔵電極を形成するステップと、さらにこれら全
体構造の上に平坦化用物質を載せて平坦化させ、上記絶
縁膜上に位置する第二の電荷貯蔵電極が露出されるまで
平坦化用物質をエッチバックして、その露出させた第二
の電荷貯蔵電極をエッチングして、その下部に位置する
絶縁膜を露出させるステップと、上記平坦化用物質およ
び絶縁膜を除去して垂直の棒形に突出する部分を含む電
荷貯蔵電極を露出させるステップと、露出した電荷貯蔵
電極の上に誘電体膜とプレート電極を順次に形成するス
テップとを含んで成ることを特徴とするものである。
に、この発明は、半導体基板にフィールド酸化膜、ゲー
ト絶縁膜、その上のゲート電極、その上のゲート絶縁
膜、それらの側壁のスペーサ絶縁膜、そしてその両側の
不純物イオン注入領域を含んで成るトランジスタの、上
記不純物イオン注入領域の一方にキャパシタが接続され
たＤＲＡＭセルの製造方法において、フィールド酸化膜
の所定領域にトレンチを形成するステップと、該イオン
注入領域に接続される第一の導電層を以上の全体構造の
上に蒸着した後、トレンチ内および他の所定の部分にお
いて該第一の導電層をエッチングして第一の電荷貯蔵電
極を形成するステップと、さらにこれら全体構造の上に
絶縁膜を塗布してトレンチ内の絶縁膜を残留させながら
キャパシタ形成部位の絶縁膜を除去するステップと、さ
らにこれら全体構造の上に第二の導電層を形成して第二
の電荷貯蔵電極を形成するステップと、さらにこれら全
体構造の上に平坦化用物質を載せて平坦化させ、上記絶
縁膜上に位置する第二の電荷貯蔵電極が露出されるまで
平坦化用物質をエッチバックして、その露出させた第二
の電荷貯蔵電極をエッチングして、その下部に位置する
絶縁膜を露出させるステップと、上記平坦化用物質およ
び絶縁膜を除去して垂直の棒形に突出する部分を含む電
荷貯蔵電極を露出させるステップと、露出した電荷貯蔵
電極の上に誘電体膜とプレート電極を順次に形成するス
テップとを含んで成ることを特徴とするものである。
【０００７】
【発明の作用】したがって、トレンチの箇所に深いとこ
ろから高い位置まで垂直方向に長い電荷貯蔵電極を形成
し、かつ水平方向にもトレンチの箇所まで延びて電荷貯
蔵電極を形成することができる。
ろから高い位置まで垂直方向に長い電荷貯蔵電極を形成
し、かつ水平方向にもトレンチの箇所まで延びて電荷貯
蔵電極を形成することができる。
【０００８】
【実施例】以下、図面を参照してこの発明の製造方法の
実施例を詳細に説明する。図面中、図１は、この発明に
より製造されたＤＲＡＭの出来上がりの断面図であり、
図２〜５は、この発明による製造方法の順次各工程段階
におけるＤＲＡＭの断面図である。
実施例を詳細に説明する。図面中、図１は、この発明に
より製造されたＤＲＡＭの出来上がりの断面図であり、
図２〜５は、この発明による製造方法の順次各工程段階
におけるＤＲＡＭの断面図である。
【０００９】まず、図２に示すように、シリコン基板２
１上にフィールド酸化膜２２、ゲート酸化膜２３、ゲー
ト電極２４を形成した後、ゲート電極２４上に絶縁酸化
膜２４＊を形成し、これらゲート電極２４および絶縁酸
化膜２４＊の側壁にスペーサ酸化膜２５を形成した後、
不純物イオン注入領域２６（ソースおよびドレイン）を
形成して、トランジスタを構成する。
１上にフィールド酸化膜２２、ゲート酸化膜２３、ゲー
ト電極２４を形成した後、ゲート電極２４上に絶縁酸化
膜２４＊を形成し、これらゲート電極２４および絶縁酸
化膜２４＊の側壁にスペーサ酸化膜２５を形成した後、
不純物イオン注入領域２６（ソースおよびドレイン）を
形成して、トランジスタを構成する。
【００１０】次いで、図３に示すように、ここまでの全
体構造の上に感光膜（ホトレジスト）２７を塗布した
後、フィールド酸化膜２２の所定領域（図では中央）に
トレンチ２７＊を形成する。このフィールド酸化膜２２
内のトレンチ２７＊の形成は、この発明のポイントであ
り、このとき、電荷貯蔵容量をできるだけ多く確保し、
素子相互間の絶縁度を増進させるために、フィールド酸
化膜２２内に形成されるトレンチの深さは、フィールド
酸化膜２２の厚さの半分より多くなるようにするのが好
ましい。
体構造の上に感光膜（ホトレジスト）２７を塗布した
後、フィールド酸化膜２２の所定領域（図では中央）に
トレンチ２７＊を形成する。このフィールド酸化膜２２
内のトレンチ２７＊の形成は、この発明のポイントであ
り、このとき、電荷貯蔵容量をできるだけ多く確保し、
素子相互間の絶縁度を増進させるために、フィールド酸
化膜２２内に形成されるトレンチの深さは、フィールド
酸化膜２２の厚さの半分より多くなるようにするのが好
ましい。
【００１１】次いで、図４に示すように、感光膜２７を
除去した後、フィールド酸化膜２２の絶縁効果を高める
ために、窒化膜２８をトレンチ２７＊内部およびゲート
電極２４の上方の所定領域（図示の例では半分程度）ま
で拡張させて形成した後、全体構造の上にドーピングさ
れたポリシリコン膜を予定の部位に蒸着して電荷貯蔵電
極２９を形成する。この場合、トレンチ２７＊の内部と
所定の箇所（図では左右端近傍）には、電荷貯蔵電極２
９を形成しない。
除去した後、フィールド酸化膜２２の絶縁効果を高める
ために、窒化膜２８をトレンチ２７＊内部およびゲート
電極２４の上方の所定領域（図示の例では半分程度）ま
で拡張させて形成した後、全体構造の上にドーピングさ
れたポリシリコン膜を予定の部位に蒸着して電荷貯蔵電
極２９を形成する。この場合、トレンチ２７＊の内部と
所定の箇所（図では左右端近傍）には、電荷貯蔵電極２
９を形成しない。
【００１２】次に、図５に示すように、ＣＶＤ（化学気
相蒸着法）により、酸化膜３０を全体構造の上に厚めに
形成した後に平坦化して、後で電荷貯蔵電極３１を形成
する部位（ほぼ電荷貯蔵電極２９の上方）の酸化膜３０
を除去し、トレンチ内部の中央寄りの酸化膜３０＊は残
留させておく。以上の全体構造の上に電荷貯蔵電極用の
ポリシリコン膜３１を蒸着して、感光膜３２を塗布して
平坦化した後、ポリシリコン膜が露出するときまでエッ
チバックする。このとき、上記感光膜３２の外にＳＯＧ
膜を利用して平坦化することもできる。しかも、トレン
チ２７＊内に位置する酸化膜３０＊を完全にエッチング
しないで、後続工程中で一部を残留させることにより、
絶縁特性を向上させることもできる。
相蒸着法）により、酸化膜３０を全体構造の上に厚めに
形成した後に平坦化して、後で電荷貯蔵電極３１を形成
する部位（ほぼ電荷貯蔵電極２９の上方）の酸化膜３０
を除去し、トレンチ内部の中央寄りの酸化膜３０＊は残
留させておく。以上の全体構造の上に電荷貯蔵電極用の
ポリシリコン膜３１を蒸着して、感光膜３２を塗布して
平坦化した後、ポリシリコン膜が露出するときまでエッ
チバックする。このとき、上記感光膜３２の外にＳＯＧ
膜を利用して平坦化することもできる。しかも、トレン
チ２７＊内に位置する酸化膜３０＊を完全にエッチング
しないで、後続工程中で一部を残留させることにより、
絶縁特性を向上させることもできる。
【００１３】最後に、酸化膜３０、３０＊の上部に位置
するポリシリコン膜３１をエッチングして、図面におい
て左右のそれぞれのトランジスタ用の二つの電荷貯蔵電
極に分離して、トレンチ部側壁に垂直の棒形の端面を有
する電荷貯蔵電極３１＊（図１を参照）を形成し、その
後感光膜３２を除去する。このように形成された電荷貯
蔵電極３１＊の表面に誘電体膜３３とプレート電極３４
を順次形成して、メモリセルのキャパシタを形成する。
するポリシリコン膜３１をエッチングして、図面におい
て左右のそれぞれのトランジスタ用の二つの電荷貯蔵電
極に分離して、トレンチ部側壁に垂直の棒形の端面を有
する電荷貯蔵電極３１＊（図１を参照）を形成し、その
後感光膜３２を除去する。このように形成された電荷貯
蔵電極３１＊の表面に誘電体膜３３とプレート電極３４
を順次形成して、メモリセルのキャパシタを形成する。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルのキャパシタを形成するにあたり、フィ
ールド酸化膜内にトレンチを形成して深さを稼ぐことに
より電荷貯蔵電極の表面積を増大させることができるの
で、従来の基板上方においての電荷貯蔵電極の表面積の
確保の限界を克服して、キャパシタの容量を増大させる
ことができ、より高集積度の素子の実現に寄与するもの
である。
ば、メモリセルのキャパシタを形成するにあたり、フィ
ールド酸化膜内にトレンチを形成して深さを稼ぐことに
より電荷貯蔵電極の表面積を増大させることができるの
で、従来の基板上方においての電荷貯蔵電極の表面積の
確保の限界を克服して、キャパシタの容量を増大させる
ことができ、より高集積度の素子の実現に寄与するもの
である。
【図１】 この発明により製造されたダイナミックＲＡ
Ｍの断面図である。
Ｍの断面図である。
【図２】 この発明による製造方法の初期の工程におけ
るダイナミックＲＡＭの断面図である。
るダイナミックＲＡＭの断面図である。
【図３】 この発明による製造方法のその次の工程にお
けるダイナミックＲＡＭの断面図である。
けるダイナミックＲＡＭの断面図である。
【図４】 この発明による製造方法のさらに次の工程に
おけるダイナミックＲＡＭの断面図である。
おけるダイナミックＲＡＭの断面図である。
【図５】 この発明による製造方法の終期の工程におけ
るダイナミックＲＡＭの断面図である。
るダイナミックＲＡＭの断面図である。
【図６】 従来のダイナミックＲＡＭの断面図である。
１…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲート電極、４＊…酸化膜、５…スペーサ
酸化膜、６…不純物イオン注入領域、８…窒化膜、９…
電荷貯蔵電極、１１…電荷貯蔵電極、１３…誘電体膜、
１４…プレート電極、２１…シリコン基板、２２…フィ
ールド酸化膜、２３…ゲート酸化膜、２４…ゲート電
極、２４＊…酸化膜、２５…スペーサ酸化膜、２６…不
純物イオン注入領域、２７…感光膜、２７＊…トレン
チ、２８…窒化膜、２９…電荷貯蔵電極、３０…酸化
膜、３０＊…酸化膜、３１…電荷貯蔵電極、３１＊…電
荷貯蔵電極、３２…感光膜、３３…誘電体膜、３４…プ
レート電極
酸化膜、４…ゲート電極、４＊…酸化膜、５…スペーサ
酸化膜、６…不純物イオン注入領域、８…窒化膜、９…
電荷貯蔵電極、１１…電荷貯蔵電極、１３…誘電体膜、
１４…プレート電極、２１…シリコン基板、２２…フィ
ールド酸化膜、２３…ゲート酸化膜、２４…ゲート電
極、２４＊…酸化膜、２５…スペーサ酸化膜、２６…不
純物イオン注入領域、２７…感光膜、２７＊…トレン
チ、２８…窒化膜、２９…電荷貯蔵電極、３０…酸化
膜、３０＊…酸化膜、３１…電荷貯蔵電極、３１＊…電
荷貯蔵電極、３２…感光膜、３３…誘電体膜、３４…プ
レート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムン チャングスン 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (56)参考文献 特開 平５−82752（ＪＰ，Ａ) 特開 平３−214767（ＪＰ，Ａ) 特開 昭62−37962（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (4)
- 【請求項１】 半導体基板にフィールド酸化膜、ゲート
絶縁膜、ゲート電極、ゲート絶縁膜、スペーサ絶縁膜、
および不純物イオン注入領域を含んで成るトランジスタ
の該不純物イオン注入領域にキャパシタが接続されるダ
イナミックＲＡＭセルの製造方法において、 フィールド酸化膜の所定領域にトレンチを形成するステ
ップと、 該イオン注入領域に接続される第一の導電層を以上の全
体構造の上に蒸着した後、トレンチ内および他の所定の
部分において該第一の導電層をエッチングして第一の電
荷貯蔵電極を形成するステップと、 さらに以上の全体構造の上に絶縁膜を塗布して後、トレ
ンチ内の絶縁膜を部分的に残留させながらキャパシタ形
成部位の絶縁膜を除去するステップと、 さらに以上の全体構造の上に第二の導電層を形成して第
二の電荷貯蔵電極を形成するステップと、 さらに以上の全体構造の上に平坦化用物質を載せて平坦
化させ、上記絶縁膜上に位置する第二の電荷貯蔵電極の
一部が露出されるまで平坦化用物質をエッチバックし
て、その露出させた第二の電荷貯蔵電極をエッチングし
て、その下部に位置する絶縁膜を露出させるステップ
と、 該平坦化用物質および該絶縁膜を除去して、該第二の電
荷貯蔵電極を全体的に露出させ、その上に誘電体膜とプ
レート電極を順次に形成するステップとを含んで成るこ
とを特徴とするダイナミックＲＡＭセルの製造方法。 - 【請求項２】 請求項１に記載のダイナミックＲＡＭセ
ルの製造方法において、 該絶縁膜を除去するステップは、該絶縁膜を除去するに
際して、該トレンチの内部の中央寄りに位置する部分の
絶縁膜を残すことを特徴とする方法。 - 【請求項３】 請求項１に記載のダイナミックＲＡＭセ
ルの製造方法において、 該フィールド酸化膜の所定領域にトレンチを形成するス
テップが、該トレンチを形成した後、トレンチの内部に
素子の絶縁特性を向上させるために所定の厚さを有する
窒化膜を形成するステップをさらに含んで成ることを特
徴とする方法。 - 【請求項４】 請求項１に記載のダイナミックＲＡＭセ
ルの製造方法において、 該平坦化物質が、感光膜またはスピンオングラス膜のう
ちのいずれかから成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014369A KR970000717B1 (ko) | 1993-07-27 | 1993-07-27 | 캐패시터 제조방법 |
| KR93-14369 | 1993-07-27 |
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