JP3062067B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3062067B2 JP3062067B2 JP7329305A JP32930595A JP3062067B2 JP 3062067 B2 JP3062067 B2 JP 3062067B2 JP 7329305 A JP7329305 A JP 7329305A JP 32930595 A JP32930595 A JP 32930595A JP 3062067 B2 JP3062067 B2 JP 3062067B2
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- film
- electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭ等のような
容量素子を備える半導体装置とその製造方法に関する。
容量素子を備える半導体装置とその製造方法に関する。
【０００２】
【従来の技術】近年における半導体メモリの大容量化に
よって１個当たりのメモリセルの面積は減少される傾向
にある。そこで、容量素子の占める平面レイアウト面積
を増加することなくその蓄積電荷量を増大させる構造が
提案されている。例えば、積層型容量素子もその１つで
あり、半導体基板上に形成された下部電極と、この下部
電極の表面に形成された容量絶縁膜と、この容量絶縁膜
を介して前記下部電極上を覆うように形成された上部電
極とで容量素子が形成される。しかしながら、この容量
素子では下部電極と上部電極との対向面積は下部電極の
上面と側面の各面積によって決定されるため、上面面積
を大きくすることなく容量を増大するためには下部電極
の膜厚を大きくする必要がある。
よって１個当たりのメモリセルの面積は減少される傾向
にある。そこで、容量素子の占める平面レイアウト面積
を増加することなくその蓄積電荷量を増大させる構造が
提案されている。例えば、積層型容量素子もその１つで
あり、半導体基板上に形成された下部電極と、この下部
電極の表面に形成された容量絶縁膜と、この容量絶縁膜
を介して前記下部電極上を覆うように形成された上部電
極とで容量素子が形成される。しかしながら、この容量
素子では下部電極と上部電極との対向面積は下部電極の
上面と側面の各面積によって決定されるため、上面面積
を大きくすることなく容量を増大するためには下部電極
の膜厚を大きくする必要がある。
【０００３】このような技術思想に基づくものとして、
特開平４−３３２１６１号公報に記載された技術があ
る。図１６はその概略図であり、半導体基板３１に素子
分離絶縁膜３２、ゲート絶縁膜３３、ゲート電極３４を
形成し、ゲート電極３４を第１絶縁膜３５で覆った後、
その上に形成した第２絶縁膜３６を選択エッチングして
開口を形成する。そして、この開口を含む領域上に下部
電極３７を堆積することで、第２絶縁膜３６の開口端部
での下部電極３７の膜厚が他の部分よりも厚い状態とす
る。そして、この下部電極３７をその膜厚が厚い箇所で
エッチングすることで、その膜厚に対応した側面が露呈
される。そして、この側面に容量絶縁膜３８及び上部電
極３９を対向するように形成して容量素子を形成するこ
とにより、蓄積電荷量の増大を図っている。
特開平４−３３２１６１号公報に記載された技術があ
る。図１６はその概略図であり、半導体基板３１に素子
分離絶縁膜３２、ゲート絶縁膜３３、ゲート電極３４を
形成し、ゲート電極３４を第１絶縁膜３５で覆った後、
その上に形成した第２絶縁膜３６を選択エッチングして
開口を形成する。そして、この開口を含む領域上に下部
電極３７を堆積することで、第２絶縁膜３６の開口端部
での下部電極３７の膜厚が他の部分よりも厚い状態とす
る。そして、この下部電極３７をその膜厚が厚い箇所で
エッチングすることで、その膜厚に対応した側面が露呈
される。そして、この側面に容量絶縁膜３８及び上部電
極３９を対向するように形成して容量素子を形成するこ
とにより、蓄積電荷量の増大を図っている。
【０００４】
【発明が解決しようとする課題】しかし、この公報に記
載の技術では、下部電極３７の膜厚自体が厚くされるた
めに微細なエッチング加工が困難になり、しかも下部電
極３７をエッチングする際に、そのエッチング端部を第
２絶縁膜３６の開口端部に対して位置合わせする必要が
あり、そのための作業が困難である。このような加工精
度の低下や位置合わせのずれが生じると、下部電極３７
の側面の面積が変動され易くなり、設計通りの容量値を
得ることが難しくなる。また、下部電極３７のエッチン
グ端部の近傍では下部電極３７が上方に鋭角に突出され
た形状となり易く、この部分が後工程で破損され易く、
しかもその急峻な段差によって容量絶縁膜３８や上部電
極３９を均一な膜厚に形成することが困難になり、特に
鋭角部分での容量絶縁膜３８の形成が不十分になり、絶
縁耐圧が低下され、或いは上下の電極がショートされる
ことがある。また、これにより半導体装置の表面平坦性
が損なわれ、上層配線での断切れ等が生じ易いものとな
る。
載の技術では、下部電極３７の膜厚自体が厚くされるた
めに微細なエッチング加工が困難になり、しかも下部電
極３７をエッチングする際に、そのエッチング端部を第
２絶縁膜３６の開口端部に対して位置合わせする必要が
あり、そのための作業が困難である。このような加工精
度の低下や位置合わせのずれが生じると、下部電極３７
の側面の面積が変動され易くなり、設計通りの容量値を
得ることが難しくなる。また、下部電極３７のエッチン
グ端部の近傍では下部電極３７が上方に鋭角に突出され
た形状となり易く、この部分が後工程で破損され易く、
しかもその急峻な段差によって容量絶縁膜３８や上部電
極３９を均一な膜厚に形成することが困難になり、特に
鋭角部分での容量絶縁膜３８の形成が不十分になり、絶
縁耐圧が低下され、或いは上下の電極がショートされる
ことがある。また、これにより半導体装置の表面平坦性
が損なわれ、上層配線での断切れ等が生じ易いものとな
る。
【０００５】本発明の目的は、平面レイアウト面積に比
較して大きな容量値を得ることができ、その一方で加工
精度を高めて設計通りの容量値を得ることができ、かつ
表面の平坦化を可能にした容量素子を備える半導体装置
とその製造方法を提供することにある。
較して大きな容量値を得ることができ、その一方で加工
精度を高めて設計通りの容量値を得ることができ、かつ
表面の平坦化を可能にした容量素子を備える半導体装置
とその製造方法を提供することにある。
【０００６】
【課題を解決する手段】本発明の半導体装置は、半導体
基板上に設けられた絶縁膜上に下部電極が設けられ、こ
の下部電極の表面に容量絶縁膜及び上部電極が設けられ
て容量素子を構成してなる半導体装置において、前記下
部電極の底面は前記絶縁膜に接しており、前記下部電極
下以外の前記絶縁膜の表面がエッチングされ前記下部電
極下の絶縁膜と前記下部電極下以外の絶縁膜とに段差が
設けられ、前記下部電極は側壁をもちこの側壁の下端部
は前記絶縁膜のエッチング領域にまで延在され下部電極
の底面よりも半導体基板側に達しており、前記絶縁膜の
エッチング領域は前記側壁下部の内側部分にまでおよん
でおり、前記容量絶縁膜及び前記上部電極が前記内側部
分にまで延在していることを特徴とする。
基板上に設けられた絶縁膜上に下部電極が設けられ、こ
の下部電極の表面に容量絶縁膜及び上部電極が設けられ
て容量素子を構成してなる半導体装置において、前記下
部電極の底面は前記絶縁膜に接しており、前記下部電極
下以外の前記絶縁膜の表面がエッチングされ前記下部電
極下の絶縁膜と前記下部電極下以外の絶縁膜とに段差が
設けられ、前記下部電極は側壁をもちこの側壁の下端部
は前記絶縁膜のエッチング領域にまで延在され下部電極
の底面よりも半導体基板側に達しており、前記絶縁膜の
エッチング領域は前記側壁下部の内側部分にまでおよん
でおり、前記容量絶縁膜及び前記上部電極が前記内側部
分にまで延在していることを特徴とする。
【０００７】また、本発明の製造方法は、半導体基板上
に形成された絶縁膜上に接して下部電極を形成する工程
と、前記下部電極下以外の前記絶縁膜の表面をエッチン
グして前記下部電極直下とその周辺部とで表面段差を形
成する工程と、全面に導電膜を堆積する工程と、この導
電膜をエッチングバックして前記下部電極の側面と段差
部側面に導電膜を残して側壁を形成する工程と、前記絶
縁膜を前記側壁下部の内側部分までエッチングする工程
と、前記下部電極及び側壁の表面に容量絶縁膜と上部電
極を前記内側部分にまで延在させて順次形成する工程を
含んでいる。
に形成された絶縁膜上に接して下部電極を形成する工程
と、前記下部電極下以外の前記絶縁膜の表面をエッチン
グして前記下部電極直下とその周辺部とで表面段差を形
成する工程と、全面に導電膜を堆積する工程と、この導
電膜をエッチングバックして前記下部電極の側面と段差
部側面に導電膜を残して側壁を形成する工程と、前記絶
縁膜を前記側壁下部の内側部分までエッチングする工程
と、前記下部電極及び側壁の表面に容量絶縁膜と上部電
極を前記内側部分にまで延在させて順次形成する工程を
含んでいる。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１から図４は本発明の第１実施例
を示す工程順断面図である。まず、図１（ａ）のよう
に、Ｐ型単結晶シリコン基板１上に、周知の方法で、素
子分離領域２、ゲート酸化膜３、ポリシリコンのゲート
電極４を形成し、かつシリコン基板１にはＮ+ 拡散領域
５を形成してＭＯＳトランジスタを形成する。そして、
その上にＢＰＳＧからなる第１層間絶縁膜６を形成し、
さらにその上にＢＰＳＧからなる第２層間絶縁膜７を４
０００Åの厚さに形成する。そして、これら第１及び第
２の層間絶縁膜６，７に前記Ｎ+ 拡散領域５に達する容
量コンタクト８を開口し、かつこの開口を含む全面に不
純物がドープされたポリシリコンを堆積し、このポリシ
リコンを選択エッチングしてパターン形成することより
下部電極９を形成する。ここではこの下部電極９は厚さ
４０００Åに形成する。
参照して説明する。図１から図４は本発明の第１実施例
を示す工程順断面図である。まず、図１（ａ）のよう
に、Ｐ型単結晶シリコン基板１上に、周知の方法で、素
子分離領域２、ゲート酸化膜３、ポリシリコンのゲート
電極４を形成し、かつシリコン基板１にはＮ+ 拡散領域
５を形成してＭＯＳトランジスタを形成する。そして、
その上にＢＰＳＧからなる第１層間絶縁膜６を形成し、
さらにその上にＢＰＳＧからなる第２層間絶縁膜７を４
０００Åの厚さに形成する。そして、これら第１及び第
２の層間絶縁膜６，７に前記Ｎ+ 拡散領域５に達する容
量コンタクト８を開口し、かつこの開口を含む全面に不
純物がドープされたポリシリコンを堆積し、このポリシ
リコンを選択エッチングしてパターン形成することより
下部電極９を形成する。ここではこの下部電極９は厚さ
４０００Åに形成する。
【０００９】次いで、図１（ｂ）のように、周知のＲＩ
Ｅを用いて、前記下部電極９をマスクとして第２層間絶
縁膜７を３０００Å程エッチングし、下部電極９下の層
間絶縁膜と下部電極９下以外の層間絶縁膜に段差を形成
する。この結果、下部電極９の部分は、上側にポリシリ
コン、下側に第２層間絶縁膜７を有する７０００Åの高
さをもったメサとなる。なお、段差形成のエッチングに
は下部電極９をパターン形成したときのマスクをそのま
ま利用して形成してもよい。
Ｅを用いて、前記下部電極９をマスクとして第２層間絶
縁膜７を３０００Å程エッチングし、下部電極９下の層
間絶縁膜と下部電極９下以外の層間絶縁膜に段差を形成
する。この結果、下部電極９の部分は、上側にポリシリ
コン、下側に第２層間絶縁膜７を有する７０００Åの高
さをもったメサとなる。なお、段差形成のエッチングに
は下部電極９をパターン形成したときのマスクをそのま
ま利用して形成してもよい。
【００１０】次に、図２（ａ）のように、ＣＶＤ法を用
いてドープしたポリシリコン膜１０を１０００Åの厚さ
で全面形成する。そして、図２（ｂ）のように、このポ
リシリコン膜１０をＲＩＥ法（反応性イオンエッチン
グ）により異方性エッチングすることでメサ間において
は除去し、メサの側面にはポリシリコン側壁１１として
残り、下部電極周辺部を形成する。この時、下部電極９
が１０００Åエッチングされるため、メサの高さは６０
００Åとなる。
いてドープしたポリシリコン膜１０を１０００Åの厚さ
で全面形成する。そして、図２（ｂ）のように、このポ
リシリコン膜１０をＲＩＥ法（反応性イオンエッチン
グ）により異方性エッチングすることでメサ間において
は除去し、メサの側面にはポリシリコン側壁１１として
残り、下部電極周辺部を形成する。この時、下部電極９
が１０００Åエッチングされるため、メサの高さは６０
００Åとなる。
【００１１】しかる後、図３（ａ）のように、周知の方
法により、窒化ケイ素及び酸化ケイ素からなる容量絶縁
膜１２を形成する。さらに、図３（ｂ）のように、周知
の方法により、ドープしたポリシリコン膜１３を形成し
て上部電極とする。この後、図４のように、第３層間絶
縁膜１４、アルミニウム配線１５を周知の方法で形成す
る。これ以降は図示しないが、その後適宜パッシベーシ
ョン膜を形成したり、パッケージに封止したりして、本
発明の第１実施例であるＤＲＡＭが完成する。
法により、窒化ケイ素及び酸化ケイ素からなる容量絶縁
膜１２を形成する。さらに、図３（ｂ）のように、周知
の方法により、ドープしたポリシリコン膜１３を形成し
て上部電極とする。この後、図４のように、第３層間絶
縁膜１４、アルミニウム配線１５を周知の方法で形成す
る。これ以降は図示しないが、その後適宜パッシベーシ
ョン膜を形成したり、パッケージに封止したりして、本
発明の第１実施例であるＤＲＡＭが完成する。
【００１２】この第１実施形態で形成される容量素子で
は、下部電極９の厚さは３０００Åであるが、ポリシリ
コン側壁１１により実質的に６０００Åの下部電極を形
成したのと同じ表面積に対応する大きな蓄積容量を得る
ことができる。また、その一方で、下部電極９は均一な
厚さであるため、突起状の部分が生じることはなく、そ
の上に形成される容量絶縁膜や上部電極を均一厚さに形
成することができ、かつ両側に形成されたポリシリコン
側壁によって構造的な安定化を図るとともに、特性的に
も安定なものを得ることができる。しかもその製造に際
しては、下部電極９のエッチング時には位置合わせの工
程が不要であり、製造工程が簡略化される。
は、下部電極９の厚さは３０００Åであるが、ポリシリ
コン側壁１１により実質的に６０００Åの下部電極を形
成したのと同じ表面積に対応する大きな蓄積容量を得る
ことができる。また、その一方で、下部電極９は均一な
厚さであるため、突起状の部分が生じることはなく、そ
の上に形成される容量絶縁膜や上部電極を均一厚さに形
成することができ、かつ両側に形成されたポリシリコン
側壁によって構造的な安定化を図るとともに、特性的に
も安定なものを得ることができる。しかもその製造に際
しては、下部電極９のエッチング時には位置合わせの工
程が不要であり、製造工程が簡略化される。
【００１３】図５から図８は本発明の第２の実施形態を
示す工程断面図である。先ず、図５（ａ）のように、第
１の実施形態の図１（ａ）の工程において、ポリシリコ
ンからなる下部電極９をパターニングする前に、酸化ケ
イ素膜１６を５００Åの厚さでポリシリコン上に堆積し
ておき、レジスト１７をマスクとして下部電極９を形成
する。そして、図５（ｂ）のように、レジストをマスク
として、第２層間絶縁膜７を３０００Åエッチングした
後、レジストを除去する。その後、図６（ａ）のよう
に、第１実施形態と同様にドープしたポリシリコン膜１
０を全面に堆積し、かつこれをエッチングバックして図
６（ｂ）のようにポリシリコン側壁１１を形成する。
示す工程断面図である。先ず、図５（ａ）のように、第
１の実施形態の図１（ａ）の工程において、ポリシリコ
ンからなる下部電極９をパターニングする前に、酸化ケ
イ素膜１６を５００Åの厚さでポリシリコン上に堆積し
ておき、レジスト１７をマスクとして下部電極９を形成
する。そして、図５（ｂ）のように、レジストをマスク
として、第２層間絶縁膜７を３０００Åエッチングした
後、レジストを除去する。その後、図６（ａ）のよう
に、第１実施形態と同様にドープしたポリシリコン膜１
０を全面に堆積し、かつこれをエッチングバックして図
６（ｂ）のようにポリシリコン側壁１１を形成する。
【００１４】次に、図７（ａ）のように、酸化ケイ素１
６をバッファード弗酸を用いて下部電極９の上面より除
去し、その上で図７（ｂ）のように第１実施形態と同様
に容量絶縁膜１２を形成し、さらに図８（ａ）のように
上部電極１３を形成し、かつ図８（ｂ）のように第３層
間絶縁膜１４、アルミニウム配線１５を形成して完成す
る。
６をバッファード弗酸を用いて下部電極９の上面より除
去し、その上で図７（ｂ）のように第１実施形態と同様
に容量絶縁膜１２を形成し、さらに図８（ａ）のように
上部電極１３を形成し、かつ図８（ｂ）のように第３層
間絶縁膜１４、アルミニウム配線１５を形成して完成す
る。
【００１５】この第２の実施形態では、ポリシリコン側
壁１１を形成する際のエッチングバック時に下部電極９
の上面が酸化ケイ素膜１６によって被覆されてエッチン
グされることがないため、蓄積容量に寄与するポリシリ
コン側壁の高さを第１の実施形態よりも１０００Å大き
い７０００Åに形成することができ、蓄積容量を第１の
実施形態よりも大きくすることができる。なお、この場
合酸化ケイ素膜１６をエッチング除去する際に層間絶縁
膜７の表面がエッチングされるため、下部電極９のある
メサの高さが７５００Åになり、下側の５００Åの厚さ
の領域は容量に寄与しない。ただし、これは、酸化ケイ
素膜１６を薄い側に最適加することにより、実際上問題
がないレベルにすることができる。
壁１１を形成する際のエッチングバック時に下部電極９
の上面が酸化ケイ素膜１６によって被覆されてエッチン
グされることがないため、蓄積容量に寄与するポリシリ
コン側壁の高さを第１の実施形態よりも１０００Å大き
い７０００Åに形成することができ、蓄積容量を第１の
実施形態よりも大きくすることができる。なお、この場
合酸化ケイ素膜１６をエッチング除去する際に層間絶縁
膜７の表面がエッチングされるため、下部電極９のある
メサの高さが７５００Åになり、下側の５００Åの厚さ
の領域は容量に寄与しない。ただし、これは、酸化ケイ
素膜１６を薄い側に最適加することにより、実際上問題
がないレベルにすることができる。
【００１６】図９は本発明の第３の実施形態の工程途中
の工程断面図である。この第３の実施形態では、図６
（ｂ）に示したように前記第１及び第２の各実施形態と
同様に下部電極を形成した後、さらに第２層間絶縁膜７
をエッチングして、ポリシリコン側壁１１の下部の内側
までエッチング領域を拡大させている。これにより、ポ
リシリコン側壁１１の下部はその下側端面と内側側面の
一部がそれぞれ露呈される。したがって、図示は省略す
るが、ポリシリコン側壁１１の下部の内側にまで容量絶
縁膜と上部電極が存在されるように構成することによ
り、この部分の対向面積を増大させ、蓄積容量をさらに
増やすことができる。
の工程断面図である。この第３の実施形態では、図６
（ｂ）に示したように前記第１及び第２の各実施形態と
同様に下部電極を形成した後、さらに第２層間絶縁膜７
をエッチングして、ポリシリコン側壁１１の下部の内側
までエッチング領域を拡大させている。これにより、ポ
リシリコン側壁１１の下部はその下側端面と内側側面の
一部がそれぞれ露呈される。したがって、図示は省略す
るが、ポリシリコン側壁１１の下部の内側にまで容量絶
縁膜と上部電極が存在されるように構成することによ
り、この部分の対向面積を増大させ、蓄積容量をさらに
増やすことができる。
【００１７】図１０から図１２は本発明の第４の実施形
態を示す工程断面図であり、この実施形態は半導体装置
の全体の表面の平坦化を図ったものである。先ず、図１
０（ａ）のように、Ｐ型シリコン基板１に素子分離領域
２、ゲート酸化膜３、ゲート電極４、Ｎ+ 領域５、第１
及び第２の層間絶縁膜６，７、容量コンタクト８を形成
し、ポリシリコン９と酸化ケイ素膜１６を積層した後、
これをエッチングして下部電極中心９を形成するが、こ
の時、容量素子を形成しない周辺部においても、下部電
極９を残すようにエッチングする。但し、下部電極９と
なるポリシリコン膜の厚さは１０００Å、その上の酸化
ケイ素膜１６の厚さは５００Å、第２層間絶縁膜７の厚
さは８０００Å、そのエッチング量は６０００Åとす
る。
態を示す工程断面図であり、この実施形態は半導体装置
の全体の表面の平坦化を図ったものである。先ず、図１
０（ａ）のように、Ｐ型シリコン基板１に素子分離領域
２、ゲート酸化膜３、ゲート電極４、Ｎ+ 領域５、第１
及び第２の層間絶縁膜６，７、容量コンタクト８を形成
し、ポリシリコン９と酸化ケイ素膜１６を積層した後、
これをエッチングして下部電極中心９を形成するが、こ
の時、容量素子を形成しない周辺部においても、下部電
極９を残すようにエッチングする。但し、下部電極９と
なるポリシリコン膜の厚さは１０００Å、その上の酸化
ケイ素膜１６の厚さは５００Å、第２層間絶縁膜７の厚
さは８０００Å、そのエッチング量は６０００Åとす
る。
【００１８】次に、図１０（ｂ）のように、不純物をド
ープしたポリシリコン膜１０を全面に堆積し、かつこれ
を図１１（ａ）のようにエッチングバックする。続い
て、図１１（ｂ）のように酸化ケイ素膜１６をバッファ
ード弗酸を用いて下部電極９の上面より除去し、周知の
方法で容量絶縁膜１２、上部電極１３となるポリシリコ
ン膜１５００Åを形成する。そして、図１２（ａ）のよ
うに前記上部電極１３、容量絶縁膜１２、下部電極９を
パターニングして、容量素子部を形成する。この時、周
辺部に残っていた使われない下部電極９も同時に除去さ
れる。その後、図１２（ｂ）のように周知の方法で、第
３層間絶縁膜１４、アルミニウム配線１５を形成して完
成する。
ープしたポリシリコン膜１０を全面に堆積し、かつこれ
を図１１（ａ）のようにエッチングバックする。続い
て、図１１（ｂ）のように酸化ケイ素膜１６をバッファ
ード弗酸を用いて下部電極９の上面より除去し、周知の
方法で容量絶縁膜１２、上部電極１３となるポリシリコ
ン膜１５００Åを形成する。そして、図１２（ａ）のよ
うに前記上部電極１３、容量絶縁膜１２、下部電極９を
パターニングして、容量素子部を形成する。この時、周
辺部に残っていた使われない下部電極９も同時に除去さ
れる。その後、図１２（ｂ）のように周知の方法で、第
３層間絶縁膜１４、アルミニウム配線１５を形成して完
成する。
【００１９】この第４の実施形態では蓄積電荷量を増大
することができるとともに、下部中心電極９と第２層間
絶縁膜７で構成されるスタックの側壁の高さは７０００
Åもあるにも関わらず、容量素子形成部と周辺部との間
の段差を上部電極１３と下部電極９で生じる２５００Å
に小さくできるため、半導体基板の表面全体の平坦化を
図り、これ以降のリソグラフィのフォーカスマージンを
広げることができる。
することができるとともに、下部中心電極９と第２層間
絶縁膜７で構成されるスタックの側壁の高さは７０００
Åもあるにも関わらず、容量素子形成部と周辺部との間
の段差を上部電極１３と下部電極９で生じる２５００Å
に小さくできるため、半導体基板の表面全体の平坦化を
図り、これ以降のリソグラフィのフォーカスマージンを
広げることができる。
【００２０】図１３から図１４は本発明の第５の実施形
態を示す工程断面図であり、この実施形態はフィン型下
部電極を有する容量素子に本発明を適用したものであ
る。先ず、図１３（ａ）のようにＰ型シリコン基板１に
素子分離領域２、ゲート酸化膜３、ゲート電極４、Ｎ+
領域５、第１及び第２の層間絶縁膜６，７を形成した
後、その上に周知の方法でフィンの土台となるポリシリ
コン膜１８、その上の酸化ケイ素膜１９を形成する。次
いで、図１３（ｂ）のように容量コンタクト８を形成し
て、フィンとなるポリシリコン膜２０を形成し、更にス
トッパーとなる酸化ケイ素膜２１を形成する。次に、図
外のフォトレジストをマスクとして、図１４（ａ）のよ
うにポリシリコン膜１８、酸化ケイ素膜１９、ポリシリ
コン膜２０、酸化ケイ素膜２１をパターニングする。こ
の時、同時に第２層間絶縁膜７を３０００Å程エッチン
グしておく。さらに、その上にポリシリコン膜１０を形
成する。
態を示す工程断面図であり、この実施形態はフィン型下
部電極を有する容量素子に本発明を適用したものであ
る。先ず、図１３（ａ）のようにＰ型シリコン基板１に
素子分離領域２、ゲート酸化膜３、ゲート電極４、Ｎ+
領域５、第１及び第２の層間絶縁膜６，７を形成した
後、その上に周知の方法でフィンの土台となるポリシリ
コン膜１８、その上の酸化ケイ素膜１９を形成する。次
いで、図１３（ｂ）のように容量コンタクト８を形成し
て、フィンとなるポリシリコン膜２０を形成し、更にス
トッパーとなる酸化ケイ素膜２１を形成する。次に、図
外のフォトレジストをマスクとして、図１４（ａ）のよ
うにポリシリコン膜１８、酸化ケイ素膜１９、ポリシリ
コン膜２０、酸化ケイ素膜２１をパターニングする。こ
の時、同時に第２層間絶縁膜７を３０００Å程エッチン
グしておく。さらに、その上にポリシリコン膜１０を形
成する。
【００２１】次に、図１４（ｂ）のようにポリシリコン
膜１０をエッチングバックして、フィンの土台となるポ
リシリコン膜の側面および層間絶縁膜の段差部にポリシ
リコン側壁２２を形成する。さらに、図１４（ｃ）のよ
うにバッファード弗酸を用いて、酸化ケイ素膜２１、酸
化ケイ素膜１９を除去することで、側面に側壁を持った
フィン型下部電極を形成する。この下部電極は、第１の
実施形態と同様に、側面の側壁によって、構造的に安定
な状態に保ちつつ、蓄積電荷量を増やすことができる。
膜１０をエッチングバックして、フィンの土台となるポ
リシリコン膜の側面および層間絶縁膜の段差部にポリシ
リコン側壁２２を形成する。さらに、図１４（ｃ）のよ
うにバッファード弗酸を用いて、酸化ケイ素膜２１、酸
化ケイ素膜１９を除去することで、側面に側壁を持った
フィン型下部電極を形成する。この下部電極は、第１の
実施形態と同様に、側面の側壁によって、構造的に安定
な状態に保ちつつ、蓄積電荷量を増やすことができる。
【００２２】図１５は本発明の第６の実施形態の工程一
部の断面図である。この実施形態では、本発明をシリン
ダ型容量素子下部電極の形成に適用したものである。す
なわち、下部電極９の周囲にわたってポリシリコン側壁
１１を形成することで、下部電極の全側面積を大幅に増
加することができ、蓄積電荷量を一層増やすことができ
る。
部の断面図である。この実施形態では、本発明をシリン
ダ型容量素子下部電極の形成に適用したものである。す
なわち、下部電極９の周囲にわたってポリシリコン側壁
１１を形成することで、下部電極の全側面積を大幅に増
加することができ、蓄積電荷量を一層増やすことができ
る。
【００２３】
【発明の効果】以上説明したように本発明の半導体装置
は、容量素子を構成する下部電極にはその下端部が下部
電極の底面よりも半導体基板側に延在する側壁を一体的
に有しているので、平面レイアウト面積を増大しなくと
も下部電極の膜厚以上の側面面積を得ることができ、大
きな蓄積電荷の容量を得ることができる。また、下部電
極は均一な厚さであるため、突起状の部分が生じること
はなく、その上に形成される容量絶縁膜や上部電極を均
一厚さに形成することができ、かつ両側に形成された側
壁によって構造的な安定化を図るとともに、特性的にも
安定なものを得ることができる。
は、容量素子を構成する下部電極にはその下端部が下部
電極の底面よりも半導体基板側に延在する側壁を一体的
に有しているので、平面レイアウト面積を増大しなくと
も下部電極の膜厚以上の側面面積を得ることができ、大
きな蓄積電荷の容量を得ることができる。また、下部電
極は均一な厚さであるため、突起状の部分が生じること
はなく、その上に形成される容量絶縁膜や上部電極を均
一厚さに形成することができ、かつ両側に形成された側
壁によって構造的な安定化を図るとともに、特性的にも
安定なものを得ることができる。
【００２４】また、本発明の製造方法は、下部電極の下
層の絶縁膜をエッチングして下部電極直下とその周辺部
とで表面段差を形成し、下部電極の側面と段差部側面に
導電膜からなる側壁を形成し、下部電極及び側壁の表面
に容量絶縁膜と上部電極を順次形成することで容量素子
を形成しているので、位置合わせ工程が不要で、かつよ
り少ない工程数で容量素子を形成することができる。
層の絶縁膜をエッチングして下部電極直下とその周辺部
とで表面段差を形成し、下部電極の側面と段差部側面に
導電膜からなる側壁を形成し、下部電極及び側壁の表面
に容量絶縁膜と上部電極を順次形成することで容量素子
を形成しているので、位置合わせ工程が不要で、かつよ
り少ない工程数で容量素子を形成することができる。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図のその１である。
面図のその１である。
【図２】本発明の第１の実施形態を製造工程順に示す断
面図のその２である。
面図のその２である。
【図３】本発明の第１の実施形態を製造工程順に示す断
面図のその３である。
面図のその３である。
【図４】本発明の第１の実施形態を製造工程順に示す断
面図のその４である。
面図のその４である。
【図５】本発明の第２の実施形態を製造工程順に示す断
面図のその１である。
面図のその１である。
【図６】本発明の第２の実施形態を製造工程順に示す断
面図のその２である。
面図のその２である。
【図７】本発明の第２の実施形態を製造工程順に示す断
面図のその３である。
面図のその３である。
【図８】本発明の第２の実施形態を製造工程順に示す断
面図のその４である。
面図のその４である。
【図９】本発明の第３の実施形態の製造工程の一部示す
断面図である。
断面図である。
【図１０】本発明の第４の実施形態を製造工程順に示す
断面図のその１である。
断面図のその１である。
【図１１】本発明の第４の実施形態を製造工程順に示す
断面図のその２である。
断面図のその２である。
【図１２】本発明の第４の実施形態を製造工程順に示す
断面図のその３である。
断面図のその３である。
【図１３】本発明の第５の実施形態を製造工程順に示す
断面図のその１である。
断面図のその１である。
【図１４】本発明の第５の実施形態を製造工程順に示す
断面図のその２である。
断面図のその２である。
【図１５】本発明の第６の実施形態の製造工程の一部を
示す断面図である。
示す断面図である。
【図１６】従来の半導体装置の構造の一部を示す断面図
である。
である。
１ Ｐ型シリコン基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ+ 領域 ６ 第１層間絶縁膜 ７ 第２層間絶縁膜 ８ 容量コンタクト ９ 下部電極 １０ ポリシリコン膜 １１ ポリシリコン側壁 １２ 容量絶縁膜 １３ 上部電極 １４ 第３層間絶縁膜 １５ アルミニウム配線 １６ 酸化ケイ素膜 １７ レジスト １８ ポリシリコン膜 １９ 酸化ケイ素膜 ２０ ポリシリコン膜 ２１ 酸化ケイ素膜 ２２ ポリシリコン側壁
Claims (2)
- 【請求項１】 半導体基板上に設けられた絶縁膜上に下
部電極が設けられ、この下部電極の表面に容量絶縁膜及
び上部電極が設けられて容量素子を構成してなる半導体
装置において、前記下部電極の底面は前記絶縁膜に接し
ており、前記下部電極下以外の前記絶縁膜の表面がエッ
チングされ前記下部電極下の絶縁膜と前記下部電極下以
外の絶縁膜とに段差が設けられ、前記下部電極は側壁を
もちこの側壁の下端部は前記絶縁膜のエッチング領域に
まで延在され下部電極の底面よりも半導体基板側に達し
ており、前記絶縁膜のエッチング領域は前記側壁下部の
内側部分にまでおよんでおり、前記容量絶縁膜及び前記
上部電極が前記内側部分にまで延在していることを特徴
とする半導体装置。 - 【請求項２】 半導体基板上に形成された絶縁膜上に接
して下部電極を形成する工程と、前記下部電極下以外の
前記絶縁膜の表面をエッチングして前記下部電極直下と
その周辺部とで表面段差を形成する工程と、全面に導電
膜を堆積する工程と、この導電膜をエッチングバックし
て前記下部電極の側面と段差部側面に導電膜を残して側
壁を形成する工程と、前記絶縁膜を前記側壁下部の内側
部分までエッチングする工程と、前記下部電極及び側壁
の表面に容量絶縁膜と上部電極を前記内側部分にまで延
在させて順次形成する工程を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329305A JP3062067B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体装置及びその製造方法 |
| US08/758,258 US6028334A (en) | 1995-12-18 | 1996-11-27 | Semiconductor device and method of manufacturing the same |
| TW085114696A TW346679B (en) | 1995-12-18 | 1996-11-28 | Semiconductor device with increased semiconductor capacitance and method of manufacturing the same |
| KR1019960066547A KR100227958B1 (ko) | 1995-12-18 | 1996-12-17 | 반도체 장치 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329305A JP3062067B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172149A JPH09172149A (ja) | 1997-06-30 |
| JP3062067B2 true JP3062067B2 (ja) | 2000-07-10 |
Family
ID=18219982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329305A Expired - Fee Related JP3062067B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3062067B2 (ja) |
| KR (1) | KR100227958B1 (ja) |
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| KR100316798B1 (ko) * | 1999-03-16 | 2001-12-22 | 박종섭 | 반도체장치의 커패시터 및 그의 제조방법 |
| US6399983B1 (en) * | 1999-09-02 | 2002-06-04 | Micron Technology, Inc. | Reduction of shorts among electrical cells formed on a semiconductor substrate |
| KR20040048220A (ko) * | 2002-12-02 | 2004-06-07 | 주식회사 하이닉스반도체 | 시스템 온 칩 소자의 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| JPH04332161A (ja) * | 1991-05-07 | 1992-11-19 | Hitachi Ltd | 半導体装置 |
| US5137842A (en) * | 1991-05-10 | 1992-08-11 | Micron Technology, Inc. | Stacked H-cell capacitor and process to fabricate same |
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| JPH06151748A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | 半導体装置の製造方法 |
| KR950010876B1 (ko) * | 1992-12-30 | 1995-09-25 | 현대전자산업주식회사 | 반도체 기억장치의 전하보존전극 제조방법 |
| KR970000717B1 (ko) * | 1993-07-27 | 1997-01-18 | 현대전자산업 주식회사 | 캐패시터 제조방법 |
| KR0132859B1 (ko) * | 1993-11-24 | 1998-04-16 | 김광호 | 반도체장치의 커패시터 제조방법 |
| US5489548A (en) * | 1994-08-01 | 1996-02-06 | Texas Instruments Incorporated | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers |
-
1995
- 1995-12-18 JP JP7329305A patent/JP3062067B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-27 US US08/758,258 patent/US6028334A/en not_active Expired - Fee Related
- 1996-11-28 TW TW085114696A patent/TW346679B/zh active
- 1996-12-17 KR KR1019960066547A patent/KR100227958B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172149A (ja) | 1997-06-30 |
| US6028334A (en) | 2000-02-22 |
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| TW346679B (en) | 1998-12-01 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980825 |
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