KR100227958B1 - 반도체 장치 및 제조방법 - Google Patents

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KR100227958B1
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히데토시 스미타니
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가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

반도체 기판상에 형성되는 절연막 위에 1 개 이상의 하부전극이 형성되고, 용량성 절연막과 상부전극이 상기 하부전극의 표면 위에 형성되어, 이것에 의해 용량성 소자가 구성되며, 상기 하부전극은 자신의 측면상에 일체적으로 형성되고 또 하단부가 상기 하부전극의 바닥면으로부터 반도체 기판측으로 확장되는 전도성 막으로 형성되는 측벽을 구비하는 반도체 장치가 제공된다.

Description

반도체 장치 및 제조방법
본 발명은 DRAM과 같은 용량성 소자를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
최근에 반도체 메모리의 용량이 증가함에 따라 메모리셀의 면적이 계속해서 축소되고 있다. 이런 상황하에서, 상기 메모리셀의 평면적인 배치면적을 증가시키지 않고도 상기 용량성 소자의 전하 축적량을 증가시킬수 있는 구조가 제안되고 있다. 이런 구조를 한 장치들 중의 하나는 적층된 형태의 용량성 소자로서, 상기 적층된 형태의 용량성 소자는 반도체 기판상에 형성되는 하부 전극과, 상기 하부 전극의 표면상에 형성되는 용량성 절연막과, 상기 용량성 절연막을 거쳐 상기 하부 전극을 커버하기 위해 형성되는 상부전극으로서 구성된다. 그러나, 이러한 용량성 소자에서, 하부 및 상부전극의 반대편 면적은 상기 하부 전극의 상부 및 측면 면적의 기초위에서 결정된다. 따라서, 윗면 면적을 증가시키지 않고 정전 용량을 증가시키려면, 상기 하부 전극이 두껍게 만들어져야 한다. 그러한 기술적인 개념에 바탕을 둔 기술은 심사청구되지 않은 일본국 특허공개 번호 제 4-332161 호에서 발표되었다. 제1도는 이 기술을 설명하는 단면도이다. 반도체 기판(31) 위에 소자 분리 절연막(32)과, 게이트 절연막(33)과, 게이트 전극(34) 등이 형성된다. 상기 게이트 절연막(34)이 제1절연막(35)을 커버한 후, 결과로서 형성되는 구조상에 형성되는 제2절연막(36)이 선택적으로 엣칭되어 개방부를 형성하게 된다. 이 개방부가 포함하는 영역에 하부전극(37)이 증착되면, 상기 제2절연막의 개방단부에서의 상기 하부전극(37) 부분은 다른 부분 보다 더 두껍게 제조된다. 상기 두꺼운 부분의 두께에 대응하는 측면을 노출시키기 위하여, 상기 하부전극(37)의 두꺼운 부분이 엣칭된다. 이렇게 형성된 측면의 서로 반대쪽 측면상에는 용량성 절연막(38)과 상부전극(39)이 형성되고, 이것에 의해 저항성 소자가 완성된다. 이러한 구조에서는 축적되는 전하량이 증가한다.
그러나, 상술된 바와 같은 종래의 기술에서, 하부전극(37) 자체는 두껍게 제작되고, 그 결과로서 정교한 엣칭절차가 어려워지게 된다. 부가적으로, 상기 하부전극(37)이 엣칭되어야 할 때, 엣칭단부는 제2절연막(36)의 개방단부에 대하여 정렬되어야 하는데, 이러한 정렬의 조작은 어려운 일이다. 공정에서 정확도가 저하되거나, 또는 정렬이 잘못되면, 상기 하부전극(37)의 측면면적이 변화되는 경향이 있어, 의도하는 정전용량 값을 얻는 것이 거의 불가능하게 된다. 상기 하부전극(37)은 그 엣칭단부 부근에서 상방으로 날카롭게 돌출되는 경향이 있다. 이러한 돌출부분은 나중에 단계에서 쉽게 손상될 수 있다. 부가적으로, 가파른 단차부(steep step)는 균일한 두께를 가진 상부전극(39) 또는 용량성 절연막(38)을 얻는 것을 어렵게 만든다. 특히, 상기 용량성 절연막(38)은 예각으로 형성되는 부분에서 만족스럽게 형성될 수가 없어, 상기 하부전극과 상부전극 사이에서의 절연강도를 감소시키거나, 회로의 단락을 야기시킨다. 상기 돌출부분은 반도체 장치 표면의 평탄성을 감소시켜, 상부의 상호 연결을 단선시키는 경향이 있다.
따라서, 본 발명은 종래기술의 상술된 상황을 고려하여 만들어진 것으로서, 평탄한 배치면적에 대응되는 커다란 정전용량 값과, 단계의 정확성을 증가시키면서, 의도된 대로 얻을 수 있는 정전용량 값을 얻을 수 있는 동시에 높은 평탄성을 실현시킬 수 있는 반도체 장비를 제공하는 것과, 아울러서, 상기 반도체 장치를 제조하는 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1형태에 따라, 1 개 이상의 하부전극이 반도체 기판에 형성된 절연막 위에 형성되며, 상기 하부전극의 표면 위에 용량성 절연막과 상부전극이 형성되고, 이것에 의해 경량성 소자가 형성된다. 상기 하부전극은 소자로서 전도성 막으로 일체적으로 구성되는 측벽을 구비한다. 상기 전도성 막의 하단부는 하부전극의 바닥 표면으로부터 반도체 기판측으로 확장된다.
본 발명의 제1형태에서, 하부전극을 커버하고 있지 않은 절연막 부분이 엣칭되어, 전극부분을 커버하고 있는 부분은 하부전극을 커버하고 있는 부분보다 그 높이가 더 높아지는 방식으로 메사(mesa)를 형성하고, 상기 하부전극의 측면에 일체로서 형성되는 측벽의 하단부는 절연막의 엣칭 영역에까지 확장된다.
상기 엣칭 영역을 폴리 실리콘 측벽 하단부의 안쪽 부분에까지 확장시키기 위하여, 상기 절연막은 또다시 엣칭된다.
상기 목적을 달성하기 위한 본 발명의 제2형태에 따라, 반도체 기판에 형성된 절연막 위에 1 개 이상의 하부전극을 형성하는 단계와, 절연막의 표면상에 메사를 형성하기 위해, 상기 하부전극으로 커버된 절연막 부분을 제외한 나머지의 절연막 부분을 엣칭하는 단계와, 표면 전체를 커버하는 전도성막을 증착하는 단계와, 측벽을 형성하기 위하여, 상기 전도성 막이 상기 하부전극의 측면상에, 그리고 상기 메사의 측면상에만 남아 있도록 상기 전도성막을 완전히 엣칭하는 단계와, 상기 하부전극과 측벽의 표면 위에 용량성 절연막과 상부전극을 연소적으로 형성시키는 단계를 포함하는 반도체 장치 제조방법이 제공된다.
본 발명의 제2형태에 따라 측벽을 형성시킨 후, 절연막을 엣칭하는 단계를 추가로 포함하여, 엣칭영역을 상기 측벽 하단부의 안쪽에까지 확장시키는 것이 양호하다.
상기 목적을 달성하기 위한 본 발명의 제3형태에 따라, 반도체 기판에 형성된 절연막 위에 제1전도성 막을 형성하는 단계와, 용량성 소자 형성영역에 1 개 이상의 하부전극을 형성하는 동시에, 주위영역에서도 상기 제1전도성 막이 남아 있도록 상기 제1전도성 막을 엣칭하는 단계와, 절연막의 표면상에 메사를 형성하기 위해, 하부전극과 제1전도성 막으로 커버된 절연막 부분을 제외한 나머지 절연막 부분을 엣칭하는 단계와, 표면 전체를 커버하기 위해 제2전도성 막을 증착시키는 단계와, 측벽을 형성하기 위하여, 상기 제2전도성 막이 상기 하부전극의 측면상에, 그리고 상기 메사의 측면상에만 남아 있도록 상기 전도성 막을 완전히 엣칭하는 단계와, 상기 하부전극과 측벽의 표면 위에 용량성 절연막과 상부전극을 연속적으로 형성시키는 단계와, 상기 주위영역으로부터 상부전극과 용량성 절연막 및 제1전도성 막을 제거하기 위한 엣칭을 수행하는 단계를 포함하는 반도체 장치 제조방법이 제공된다.
본 발명의 상술된 장점과 많은 다른 장점, 그리고 특징 및 추가적인 목적 등은 첨부된 도면 및 상세한 설명을 참조하여 이루어질 수 있다는 것은 기술분야에서 숙달된 당업자들에게는 자명한 일이다. 여기서, 본 발명의 원리에 합동하는 양호한 실시예는 예증적인 보기로서 도시된다.
제1도는 종래기술에 따른 반도체 장치의 구조를 도시한 단면도.
제2(a)도 내지 제2(g)도는 본 발명에 따른 제1실시예에 대한 제조 단계를 도시하는 단면도.
제3(a)도 내지 제3(h)도는 본 발명에 따른 제2실시예에 대한 제조 단계를 도시하는 단면도.
제4도는 본 발명에 따른 제3실시예에 대한 하나의 제조 단계를 도시하는 단면도.
제5(a)도 내지 제5(f)도는 본 발명에 따른 제4실시예에 대한 제조 단계를 도시하는 단면도.
제6(a)도 내지 제6(e)도는 본 발명에 따른 제5실시예에 대한 제조 단계를 도시하는 단면도.
제7도는 본 발명에 다른 제7실시예에 대한 하나의 제조 단계를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,31 : (P형 결정) 실리콘 기판 2,32 : 소자 분리 절연막
3,33 : 게이트 산화막 4,34 : 게이트 전극
6,7,14 : 층간 절연막 10,13 : 폴리실리콘 막
12 : 용량성 절연막 15 : 알루미늄 도선층
이하, 본 발명의 양호한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2(a)도 내지 제2(g)도는 본 발명에 따른 제1실시예에 대한 공정 단계를 도시한 단면도이다. 제2(a)도에서 도시된 바와 같이, p-형 결정 실리콘 기판(1) 위에 소자 분리영역(2)과, 게이트 산화막(3)과, 폴리실리콘 게이트 전극(4)등이 잘 알려진 방법에 의해 형성된다. n+확산영역(5)이 상기 실리콘 기판(1) 위에 형성되어, MOS트랜지스터를 형성한다. BPSG로 구성되는 제1층간 절연막(6)이 결과되는 구조상에 형성되고, 역시 BPSG로 구성되며 4,000의 두께를 갖는 제2층간 절연막(7)은 상기 상기 제1층간 절연막(6) 위에 형성된다. 상기 제1층간 절연막(6)과 제2층간 절연막(7)에는 용량성 접촉부(8)에 대한 개구가 형성되어, 상기 개구는 상기 n+확산영역으로 연결된다. 상기 개구를 포함하는 전체영역에 불순물이 도핑된 폴리실리콘이 증착된다. 하부전극(9)은 4,000의 두께를 갖도록 형성된다.
다음에, 제2도에서 도시된 바와 같이, 상기 제2층간 절연막(7)은 알려진 RIE 방법에 의해, 상기 하부전극(9)을 마스크로하여 약 3,000정도로 엣칭되고, 상기 하부전극(9)의 하단에 있는 층간 절연막과 남아 있는 층간 절연막 부분 사이에 메사가 형성된다. 따라서, 상기 하부전극(9) 부분은 7,000높이를 갖는 메사가 된다. 상기 메사의 상부측 부분은 폴리실리콘 막으로 구성되고, 하부측 부분은 제2층간 절연막(7)으로 구성된다. 상기 하부전극(9)을 패터닝하는데 사용되는 마스크로 변경시키지 않고 상기 메사를 형성하기 위한 엣칭 공정단계에서 그대로 사용할 수 있다.
제2(c)도에서 도시된 바와 같이, 1,000의 두께를 가진 도핑된 폴리실리콘 막(10)이 CVD 방법에 의해 표면 전체상에 형성된다. 제2(d)도에 도시된 바와 같이, 상기 폴리실리콘 막(10)은 RIE(반응성 이온 엣칭)의 방법을 사용하여 비등방적으로 엣칭된다. 이 공정 절차에서, 상기 메사 사이에 있는 폴리실리콘 막(10)은 제거되고, 상기 메사의 측면상에 있는 폴리실리콘 막(10)은 하부 전극의 주위부분을 형성하기 위한 폴리실리콘 측벽(11)으로서 남아 있게 된다. 이때, 상기 하부전극(9)는 1,000으로 엣칭되어 상기 메사의 높이는 6,000으로 된다.
그 후, 제2(e)도에 도시된 바와 같이, 질화 실리콘 및 산화 실리콘으로 구성되는 용량성 절연막(12)은 알려진 방법으로 형성된다. 제2(f)도에 도시된 바와 같이, 상부전극을 형성하기 위해, 상기 도핑된 폴리실리콘 막(13)이 알려진 방법에 의해 형성된다. 그리고나서, 제2(g)도에 도시된 바와 같이, 제3층간 절연막(14)와 알루미늄 도선 층(15)이 알려진 방법에 의해 형성된다. 그 다음의 공정은 도시되어 있지 않지만, 소자표면에 보호막을 씌우는 이른바 패시베이션 막(passivation film)이 적절히 형성되고, 결과적인 구조가 패키지 속에서 캡슐보호되면 본 발명의 제1실시예에 따른 DRAM이 완성된다.
상기 제1실시예에 따른 용량성 소자에서, 하부전극(9)의 두께는 3,000이다. 그러나, 6,000두께의 하부전극을 형성함으로써 얻어지는 표면적에 대응하는 커다란 저장용량이 폴리실리콘 측벽(11)에 기인되어 얻어질 수 있다. 한편, 상기 하부전극(9)이 균일한 두께를 갖고, 아무런 돌출부분이 형성되지 않기 때문에, 하부 전극(9) 상의 용량성 절연막 또는 상부전극은 균일한 두께를 갖도록 형성될 수 있다. 부가적으로, 폴리실리콘 측벽이 상기 하부전극의 양쪽 측면상에서 형성되기 때문에, 구조적인 안정성이 확보되어, 그 특성 또한 안정될 수 있다. 제조공정 절차에서, 하부전극(9)의 엣칭시 정렬시켜야 하는 작업은 불필요하기 때문에 제조공정 절차기 또한 간단해진다.
제3(a)도 내지 제3(h)도는 본 발명의 제2실시예에 따른 단계를 도시한 단면도이다. 제3(a)도에서 도시된 바와 같이, 폴리실리콘으로 구성되는 하부전극(9)이 제2(a)도에 도시된 제1실시예의 단계에서 패터닝되기 전에, 500의 두께를 갖는 실리콘 산화막(16)이 폴리실리콘 막 위에 형성되고, 상기 하부전극(9)은 마스크로서 레지스트를 사용함으로써 형성된다. 제3(b)도에 형성된 바와 같이, 마스크로서 레지스트가 사용되어, 제2층간 절연막(7)이 3,000으로 엣칭된후, 상기 레지스트는 제거된다. 그 후, 제3(c)도에 도시된 바와 같이, 제1실시예에서 처럼 폴리실리콘 막(10)이 표면 전체상에 증착된 후, 제3(d)도에서 도시된 바와 같이, 완전히 엣칭되어 폴리실리콘 측벽(11)을 형성한다.
제3(e)도에 도시된 바와 같이, 실리콘 산화막(16)은 불화 수소산 완충용액(BHF, buffered hydrofluoric acid)에 의해 하부전극(9)의 상부표면으로부터 제거된다. 제3(f)도에서 도시된 바와 같이, 제1실시예에서 처럼 용량성 절연막(12)이 형성된다. 더욱이, 제3(g)도에서 도시된 바와 같이, 상부전극(13)이 형성되고, 제3(h)도에서 도시된 바와 같이, 제3층간 절연막(14)와 알루미늄 도선 층(15)이 형성되어, 장치를 완성하게된다.
제2실시예에서, 폴리실리콘 측벽(11)을 형성하기 위해서, 완전히 엣칭하는 공정에서, 하부전극(9)의 실리콘 산화막(16)에 의해 커버된 부분은 엣칭되지 않는다. 이런 이유로 인해서, 저장 용량에 기여하는 폴리실리콘 측벽의 높이는 7,000으로 된다. 이 높이는 상기 제1실시예에서의 경우보다 1,000더 높고, 따라서, 저장 용량은 상기 제1실시예의 경우보다 더 커질 수 있다. 이 경우, 상기 층간 절연막(7)의 표면이 상기 실리콘 산화막(16)의 엣칭 단계 및 제거 공전단계를 거쳐 엣칭된다. 상기 하부전극(9)에 포함된 메사의 높이는 7,500이며, 500두께의 하부측 부분은 정전용량에 기여하지 못한다. 그러나, 실리콘 산화막(16)이 가능한한 얇게 형성될 때는 실제적으로 아무런 문제가 나타나지 않는다.
제4도는 본 발명의 제3실시예에 따른 중간 단계를 도시한 단면도이다. 본 제3실시예에서는, 측벽이 형성된 후, 제3(d)도 및 제3(d)도에서 도시된 제1및 제2실시예에서와 같이, 제2층간 절연막(7)이 폴리실리콘 하부의 안쪽으로 엣칭 영역을 확장시키기 위해 엣칭된다. 이 공정절차에서, 폴리실리콘 측벽(11)의 하부 측단면과 내부 측면 부분은 상기 폴리실리콘 측벽(11)의 하부에서 노출된다. 도면에서 도시되지는 않았지만, 용량성 절연막과 상부전극이 상기 폴리실리콘 측벽 하부의 안쪽에 존재한다. 따라서, 이부분의 반대쪽 영역이 증가하고, 저장 용량이 더욱 증가하게 된다.
제5(a)도 내지 제5(f)도는 본 발명의 제4실시예를 따른 단계를 도시한 단면도이다. 본 실시예에서, 반도체 장치의 전체표면은 평평한 형태이다. 제5(a)도에서 도시된 바와 같이, p-형 실리콘 기판(1)상에는 소자 분리영역(2)과, 게이트 산화막(3)과, 게이트 전극(4)과, n+영역(5)과, 제1층간 절연막(6) 및 제2층간 절연막(7)과, 용량성 접촉부(8)가 형성된다. 폴리실리콘 막(9)과 실리콘 산화막(16)이 형성되고, 하부전극(9)의 중심을 형성하기 위해 엣칭된다. 동시에, 상기 하부전극(9)은 아무런 용량성 소자가 형성되지 않은 외주부분에서도 남아있도록 엣칭이 수행된다. 상기 하부전극(9)과 마찬가지로 폴리실리콘 막의 두께는 1,000이고, 상기 하부전극(9)상의 실리콘 산화막(16)의 두께는 500이고, 상기 제2층간 절연막(7)의 두께는 8,000이고, 엣칭 량은 6,000이다.
그 후, 제5(b)도에 도시된 바와 같이, 불순물-도핑 폴리실리콘 막(10)이 표면 전체에 증착되어, 제5(c)도에 도시된 바와 같이, 완전히 엣칭된다. 제5(d)도에 도시된 바와 같이, 불화 수소산 완충용액에 의해 실리콘 산화막(16)이 하부전극(9)의 상부표면으로부터 제거된 다음, 용량성 절연막(12)으로서 제공되는 1,500두께의 폴리실리콘 막(13)과 상부전극(13)이 알려진 방법에 의해 형성된다. 제5(e)도에 도시된 바와 같이, 용량성 소자 부분을 형성하기 위해, 폴리실리콘 막(13)과, 용량성 절연막(12)과, 하부전극(9)이 형성된다. 이때, 외주부분에 남아있던 불필요한 하부전극(9) 부분이 동시적으로 제거된다. 그 후, 제5(f)도에 도시된 바와 같이, 제3층간 절연막(14)과, 알루미늄 도선 층(15)이 알려진 방법에 의해 형성되고, 이것에 의해 반도체 장치가 완성된다.
제4실시예에서, 전하 충전량이 증가할 수 있다. 하부전극 중심(9)과 제2층간 절연막(7)의 적층된 구조의 층벽높이가 7,000으로 큰 두께를 이루는 반면, 용량성 소자 형성부분과 주위부분 사이의 단차부는 상부전극(13)과 하부전극(9)의 전체 두께에 대응되도록 작은 두께 2,500으로 제조될 수 있다. 따라서, 반도체 표면 전체가 평평해질 수 있고, 그다음의 포토리소그라피 공정절차(photolithography process)에 대한 초점 한계가 증가될 수 있다.
제6(a)도 내지 제6(e)도는 본 발명의 제5실시예에 따른 단계를 도시한 단면도이다. 본 실시예에서, 본 발명은 핀(fin) 형태의 하부전극을 갖는 용량성 소자에 응용될 수 있다. 제6(a)도에 도시된 바와 같이, 실리콘 기판(1) 위에 소자 분리영역(2)과, 게이트 산화막(3)과, 게이트 전극(4)과, n+도핑 영역(5)과, 제1층간 절연막(6) 및 제2층간 절연막(7)이 형성된다. 나중에 핀(fin)으로서 제공되는 폴리실리콘 막(19)은 알려진 방법에 의하여, 결과적인 구조상에 연속으로 형성된다. 제6(b)도에 도시된 바와 같이, 용량성 접촉부(8)가 형성되고, 이와 동시에, 핀으로서 제공되는 폴리실리콘 막(20)이 형성된다. 감광제(도시않음)을 마스크로 사용하여, 제6(c)도에 도시된 바와 같이, 폴리실리콘 막(18)과, 실리콘 산화막(19)와, 폴리실리콘 막(20)과, 실리콘 산화막(21)이 패터닝된다. 이와 동시에, 제2층간 절연막(7)이 동시적으로 3,000으로 에칭된다. 상기 폴리실리콘 막(10)이 결과적인 구조상에 형성된다.
제6(d)도에 도시된 바와 같이, 나중에 핀으로서 제공되는 폴리실리콘 막의 측면과 층간 절연막 사이의 단차부에 폴리실리콘 측벽을 형성하기 위해, 폴리실리콘 막(10)이 완전히 에칭된다. 제6(e)도에 도시된 바와 같이, 실리콘 산화막(21)과 실리콘 산화막(19)가 불화 수소산 완충용액에 의해 제거되고, 이것에 의해 측면상에 측벽을 갖는 핀 형태의 하부전극이 형성된다. 상기 핀형태의 하부전극이 응용됨으로써, 상기 제1실시예에서처럼 측면상의 측벽에 의한 구조의 안정성을 유지하면서, 전하 충전량을 증가시킬 수 있다.
제7도는 본 발명의 제6실시예에 대한 단계를 도시한 단면도이다. 본실시예에서, 본 발명은 원통형태의 용량성 소자에서의 하부전극 형성에 응용될 수 있다. 보다 상세히는, 하부전극(9)의 둘레에 폴리실리콘 측벽을 형성함으로써, 상기 하부전극의 전체 측면적이 크게 증가될 수 있고, 더욱이 상기 측면적의 증가에 따른 전하 충전량도 증가하게 된다.
본 발명에 따른 각각의 형태를 통해서 알 수 있는 바와 같이, 본 발명에 따른 반도체 장치에서, 하부전극 바닥면의 하부 측면, 즉 반도체 기판 측면에까지 확장되는 하단부를 구비하는 측벽이, 용량성 소자를 구성하는 하부전극상에 형성된다. 따라서, 상기 하부전극은 평평한 배치면적을 증가시키지 않고도 그 두께를 능가하는 측면적을 가질 수 있다. 부가적으로, 상기 하부전극은 균일한 두께를 갖고, 그 위로 돌출된 부분이 형성되지 않기 때문에, 상기 용량성 절연막 또는 상부전극은 균일한 두께를 가진 하부전극상에서 형성될 수 있다. 이와 동시에, 하부전극의 양쪽 측면에 측벽이 형성되기 때문에 구조적인 안정성이 보장되고, 반도체 장치의 특성 또한 안정될 수 있다.
본 발명에 따른 제조방법에 있어서, 하부전극을 커버하지 않는 위치에서 상기 하부전극 아래에 있는 절연층을 엣칭함으로써, 메사 부분이 상기 절연막의 표면에서 형성될 수 있다. 전도성 막으로 구성되는 측벽은 하부전극과 메사 부분의 평평한 측면상에 형성되고, 용량성 절연막과 상부전극이 하부전극의 표면과 측벽의 표면상에서 형성되어, 이것에 의해 용량성 소자가 형성된다. 이와 같은 방법에서 정렬의 절차는 불필요하며, 용량성 소자는 더 작은 수의 공정절차로서 제조될 수 있다.

Claims (6)

  1. 반도체 기판상에 형성된 절연막 위에 1 개 이상의 하부전극이 형성되고, 상기 하부전극의 표면에는 용량성 절연막과 상부전극이 형성되어, 용량소자를 구성하는 반도체 장치에 있어서, 상기 하부전극은 그 측면상에 일체적으로 형성되는 측벽을 구비하며, 그 하단부가 상기 하부전극의 바닥면으로부터 반도체 기판측으로 연장되는 전도성 막으로 구성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 하부전극으로 커버되지 않은 절연막 부분이 엣칭되어 메사(mesa)가 형성되고, 상기 전극부분으로 커버된 부분은 상기 하전극으로 커버되지 않은 부분보다 더 높게 형성되며, 상기 하부전극의 측면상에 일체적으로 형성되는 측벽의 하단부는 상기 절연막의 엣칭영역으로 연장되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 폴리실리콘 측벽 하단부의 내부로 상기 엣칭영역을 연장시키기 위하여, 상기 절연막이 또다시 엣칭되는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판상에 형성된 절연막 위에 1 개 이상의 하부전극을 형성하는 단계와, 상기 절연막의 표면상에 메사를 형성하기 위하여 하부전극으로 커버된 절연막 부분을 제외한 나머지 절연막 부분은 엣칭하는 단계와, 표면 전체를 커버할 수 있도록 전도성 막을 증착시키는 단계와, 측벽을 형성하기 위하여, 하부전극의 측면상에, 그리고 상기 메사의 측면상에만 남겨지도록 상기 전도성 막을 완전히 엣칭하는 단계와, 상기 하부전극의 표면과 상기 측벽의 표면상에 용량성 절연막과 하부전극을 연속적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서, 상기 측벽이 형성된 후, 상기 절연막을 엣칭함으로써 상기 엣칭영역을 상기 측벽의 하단부 안쪽으로 확장시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 반도체 기판상에 형성된 절연막 위에 제1전도성 막을 형성시키는 단계와, 용량성 소자 형성영역내에 1 개 이상의 하부전극을 형성하는 동시에, 상기 제1전도성 막이 주위영역에서도 남아 있도록 상기 제1전도성 막을 엣칭하는 단계와, 상기 절연막의 표면에 메사를 형성하기 위해, 상기 하부전극과 상기 제1전도성 막으로 커버된 절연막 부분을 제외한 나머지 절연막 부분을 엣칭하는 단계와, 표면 전체를 커버하기 위해, 제2전도성 막을 증착하는 단계와, 측벽을 형성하기 위해, 상기 전도성 막이 하부전극의 측면상에, 그리고 상기 메사의 측면상에서만 남아있도록 상기 제2전도성 막을 완전히 엣칭하는 단계와, 상기 하부전극의 표면상에 그리고 상기 측벽상에 용량성 절연막과 상부전극을 연속적으로 형성시키는 단계와, 상기 주위영역으로부터 상기 상부전극과, 용량성 절연막과, 상기 제1전도성 막을 제거하기 위한 엣칭을 수행하는 것을 특징으로 하는 반도체 장치 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300059B1 (ko) * 1998-12-08 2001-09-22 김영환 커패시터 제조방법
KR100316798B1 (ko) * 1999-03-16 2001-12-22 박종섭 반도체장치의 커패시터 및 그의 제조방법
US6399983B1 (en) * 1999-09-02 2002-06-04 Micron Technology, Inc. Reduction of shorts among electrical cells formed on a semiconductor substrate
KR20040048220A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 시스템 온 칩 소자의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248062A (ja) * 1985-08-28 1987-03-02 Sony Corp メモリセル
JPH04332161A (ja) * 1991-05-07 1992-11-19 Hitachi Ltd 半導体装置
US5137842A (en) * 1991-05-10 1992-08-11 Micron Technology, Inc. Stacked H-cell capacitor and process to fabricate same
JP2838337B2 (ja) * 1992-03-27 1998-12-16 三菱電機株式会社 半導体装置
JPH06151748A (ja) * 1992-10-30 1994-05-31 Nec Corp 半導体装置の製造方法
KR950010876B1 (ko) * 1992-12-30 1995-09-25 현대전자산업주식회사 반도체 기억장치의 전하보존전극 제조방법
KR970000717B1 (ko) * 1993-07-27 1997-01-18 현대전자산업 주식회사 캐패시터 제조방법
KR0132859B1 (ko) * 1993-11-24 1998-04-16 김광호 반도체장치의 커패시터 제조방법
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers

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