KR100396131B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 스토리지 노드를 구비한 반도체 장치의 제조방법에 관한 것으로, 소형의 메모리 IC를 높은 수율로 제조하는 것을 목적으로 한다. 실리콘 산화물로 형성된 제 2 TEOS층(33)의 상부에 질화막(36)을 형성한다. 질화막(36)의 상부에 a;도시된 희생 산화층을 형성한다. 희생 산화막의 소정 부위를 산화막 에칭에 의해 제거하여 미도시된 스토리지 노드 형성공간을 형성한다. 스토리지 노드 형성공간의 내부에 용량성 재료에 의해 원통 형태의 스토리지 노드(38)를 형성한다. 스토리지 노드(38)를 둘러싸듯이 잔존하는 희생 절연층을 산화막 에칭에 의해 제거한다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 스토리지 노드를 구비한 반도체 장치의 제조방법에 관한 것이다.
종래, 예컨대 DRAM 등의 메모리 IC에 있어서는, 스토리지 노드를 구성요소로 하는 커패시터가 사용되고 있다. 상기한 커패시터(이하, 스토리지 노드 커패시터라 칭한다)는, 폴리실리콘 등을 기본재료로 하여 구성되는 스토리지 노드 및 셀 플레이트와, 그들 사이에 개재하여 양자를 절연상태로 유지하는 절연막을 구비하고 있다. 상기한 구조에 의하면, 스토리지 노드와 셀 플레이트에 전압을 인가함에 의해, 그것들에 전하를 축적시킬 수 있다.
스토리지 노드 커패시터를 소형화하는데는, 스토리지 노드 커패시터의 전유(專有)면적에 대해 고효율로 스토리지 노드의 표면적을 확보하는 것이 유효하다. 스토리지 노드의 표면적은, 예를 들면, 스토리지 노드를 원통 형태으로 형성함으로써 크게 확보할 수 있다. 이 때문에, 종래에, 스토리지 노드 커패시터의 구조로서는, 원통 형태로 형성된 스토리지 노드를 사용하는 구조가 알려져 있다.
도 10은 공지의 원통 형태의 스토리지 노드(10)의 구조를 나타낸 것이다. 도 10에 나타낸 스토리지 노드(10)는, 이하에 나타내는 일련의 처리를 실행함으로써 형성할 수 있다.
(1) 실리콘 산화막(12)의 상부에 희생 산화층(미도시)을 형성하는 처리,
(2) 희생 산화층 및 실리콘 산화막(10)을 관통하는 콘택홀(14)을 형성하는 처리,
(3) 콘택홀(14)의 내부에 스토리지 노드 콘택(16)을 형성하는 처리,
(4) 희생 산화층을 원통 형태로 제거하여 스토리지 노드(10)를 형성하기 위한 공간을 형성하는 처리,
(5) 상기한 공간 중에 원통 형태의 스토리지 노드(10)를 형성하는 처리 및,
(6) 스토리지 노드의 주위를 둘러 싸는 희생 산화층을 에칭에 의해 제거하여 도 10에 나타낸 상태를 형성하는 처리.
상기한 종래의 구조를 사용하여 소형으로 대용량의 스토리지 노드 커패시터를 얻기 위해서는, 스토리지 노드(10)를 가늘고 긴 형상으로 하는 것이 유효하다. 그러나, 스토리지 노드(10)는, 그것의 형상이 가늘고 길어질수록 쓰러지기 쉬워진다. 특히, 전술한 종래의 방법에서는, 상기 (6)의 처리의 실행에 따라, 희생 산화층과 동시에 실리콘 산화막(12)에 에칭의 효과가 미치는 일이 있다.
실리콘 산화막(12)에 에칭의 효과가 미치면, 스토리지 노드(10)의 저면과 실리콘 산화막(12)과의 밀착성이 악화하여, 더 한층 스토리지 노드가 쓰러지기 쉬운 상황이 형성된다. 이 때문에, 상기 종래의 제조방법에 의해서는, 높은 수율을 유지하여 스토리지 노드(10)의 소형화를 꾀하는 것, 즉, 높은 수율을 유지하여 메모리 IC를 소형화하는 것이 곤란하였다.
본 발명은, 상기한 바과 같은 과제를 해결하기 위해 이루어진 것으로, 스토리지 노드와 그것의 하부에 존재하는 절연막 사이에 항상 양호한 밀착성을 확보하여, 소형의 메모리 IC를 높은 수율로 제조할 수 있는 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1의 DRAM의 메모리셀의 단면도.
도 2는 본 발명의 실시예 1의 DRAM의 제조방법을 설명하기 위한 도면(그것의 1).
도 3은 본 발명의 실시예 1의 DRAM의 제조방법을 설명하기 위한 도면(그것의 2).
도 4는 본 발명의 실시예 1의 DRAM의 제조방법을 설명하기 위한 도면(그것의 3).
도 5는 본 발명의 실시예 1의 DRAM의 제조방법을 설명하기 위한 도면(그것의 4).
도 6은 본 발명의 실시예 1의 DRAM의 제조방법을 설명하기 위한 도면(그것의 5).
도 7은 본 발명의 실시예 1의 DRAM의 제조방법을 설명하기 위한 도면(그것의 6).
도 8은 본 발명의 실시예 1의 DRAM의 제조방법을 설명하기 위한 도면(그것의 7).
도 9는 본 발명의 실시예 2의 DRAM의 메모리셀의 단면도.
도 10은 종래의 스토리지 노드의 제조방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
20,60 : DRAM22 : 실리콘 기판
30 : 제 1 TE0S층33 : 제 2 TEOS층
36 : 질화막38 : 스토리지 노드
44 : 스토리지 노드 콘택50 : 제 1 희생 산화층
54 : 제 2 희생 산화층56 : 스토리지 노드 형성공간
본 발명의 청구항 1에 관한 반도체 장치의 제조방법은, 메모리셀의 구성요소로 해서 스토로지 노드를 가지는 반도체장치의 제조방법에 있어서,제 1 절연재료에 의해 기초 절연층을 형성하는 기초 절연층 형성스텝과,
상기 기초 절연층의 상부에 상기 제 1 절연재료와 다른 제 2 절연재료에 의해 에칭 스톱퍼막을 형성하는 스토퍼막 형성스텝과,
상기 에칭 스톱퍼막의 상부에 상기 제 1 절연재료에 의해 희생 절연층을 형성하는 희생 절연층 형성스텝과,
상기 에칭 스톱퍼막이 노출할 때까지 상기 희생 절연층의 소정 부위를 제거하여 스토리지 노드 형성용 공간을 형성하는 공간 형성스텝과,
상기 스토리지 노드 형성용 공간 내부에 용량성 재료에 의해 스토리지 노드를 형성하는 스토리지 노드 형성스텝과,
상기 제 1 절연재료의 제거에 적합한 에칭에 의해 상기 스토리지 노드를 둘러싸는 상기 희생 절연층을 제거하는 희생 절연층 제거스텝을 구비한 것을 특징으로 하는 것이다.
본 발명의 청구항 2에 관한 반도체 장치의 제조방법은, 상기 스토리지 노드가 반도체 기판 상에 복수개 형성되어 있는 동시에,
상기 에칭 스톱퍼막이 상기 복수의 스토리지 노드 사이의 전체면 및, 상기 스토리지 노드의 하부에 존재하는 것을 특징으로 하는 것이다.
본 발명의 청구항 3에 관한 반도체 장치의 제조방법은, 상기 희생 절연층 형성스텝이, 상기 에칭 스톱퍼막의 상부에 제 1 희생 절연층을 형성하는 제 1 희생 절연층 형성스텝을 구비하는 동시에,
상기 제 1 희생 절연층 및 상기 에칭 스톱퍼막을 관통하는 콘택홀을 형성하는 콘택홀 형성스텝과,
상기 콘택홀 내부에, 상기 에칭 스톱퍼막을 관통하여 상기 제 1 희생 절연층의 내부에 도달하는 스토리지 노드 콘택을 형성하는 콘택 형성스텝을 구비하고,
상기 희생 절연층 형성스텝이, 다시, 상기 에칭 스톱퍼막의 상부 및 상기 스토리지 노드 콘택의 상부를 덮는 제 2 희생 절연층을 형성하는 제 2 희생 절연층 형성스텝을 구비하며,
상기 공간 형성스텝이, 노출된 에칭 스톱퍼막으로부터 노출된 스토리지 노드 콘택이 돌출하는 상태가 형성될 때까지 상기 제 1 및 제 2 희생 절연층을 제거하여 상기 스토리지 노드 형성용 공간을 형성하는 것을 특징으로 하는 것이다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예에 관해 설명한다. 또한, 각 도면에 있어서 공통되는 요소에는 동일한 부호를 붙여 중복되는 설명을 생략한다.
(실시예 1)
도 1은 본 발명의 실시예 1의 DRAM(20)이 갖는 메모리셀의 단면도를 나타낸 것이다. DRAM(20)은, 도 1에 나타내는 메모리셀을 복수개 구비하고 있다.
DRAM(20)은 실리콘 기판(22)을 구비하고 있다. 실리콘 기판(22)에는 필드분리 영역(24) 및 n형 영역(26, 28)이 형성되어 있다. 필드분리 영역(24)은, 실리콘 기판(22)을 메모리셀 마다의 영역으로 분리하는 절연층이다. n형 영역(26, 28)은, 각각 메모리셀의 드레인 전극 및 소스 전극을 구성한다. 또한, 그들 사이의 영역은 메모리셀의 채널을 구성한다.
실리콘 기판(22)의 상부에는 제 1 TEOS(테트라에틸오르토실리케이트)층(30)이 형성되어 있다. 제 1 TEOS층(30)의 저면 부근에는, 평행하게 연장되는 복수의 트랜스퍼 게이트(32)가 형성되어 있다. 제 1 TEOS층(30)의 상부에는, 제 2TEOS층(33)이 형성되어 있다. 제 2 TEOS층(33)의 저면 부근에는, 평행하게 연장되는 복수의 비트선(34)이 형성되어 있다. 비트선(34)은 n형 영역(28)과 도통하고 있다.
제 2 TEOS층(33)의 상부에는, 질화막(36)이 형성되어 있다. 질화막(36)은 본 실시예의 DRAM(20)의 요부이다. 질화막(36)의 상부에는 스토리지 노드(38)가 형성되어 있다. 스토리지 노드(38)는 질화막(36)의 표면에 따라 연장되는 저면(40)과, 저면(40)을 둘러싸는 원통 형태 부분(42)을 구비하고 있다. 저면(40)의 하부에는, 제 1 TEOS층(30), 제 2 TEOS층(33) 및 질화막(36)을 관통하는 스토리지 노드(44)가 형성되어 있다. 스토리지 노드 콘택(44)은 n형 영역(26)과 도통하고 있다.
스토리지 노드(38)및 질화막(36)은, 셀 플레이트(46)에 의해 피복되어 있다. 또한, 셀 플레이트(46)의 상부에는, 층간절연막(48)이 형성되어 있다. 스토리지 노드(38) 및 셀 플레이트(46)는, 스토리지 노드 콘택(44)에 전압이 인가되는 것에 의해 전하를 축적하는 커패시터를 구성한다.
다음에, 도 2∼도 8을 참조하여, 본 실시예의 DRAM(20) 제조방법에 관해 설명한다.
도 2는 실리콘 기판(12) 상에 제 1 희생 산화층(50)이 형성되기까지의 공정을 설명하기 위한 도면을 나타낸다. DRAM(20)의 제조공정에서는, 이하에 설명하는 제 1 내지 제 6 스텝의 처리가 실행되는 것에 의해 실리콘 기판(12) 상에 제 1 희생 산화층(50)이 형성된다.
제 1 스텝에서는, 실리콘 기판(22)의 표면에 트랜스퍼 게이트(32)를 형성하는 처리가 실행된다.
제 2 스텝에서는, 트랜스퍼 게이트(32)의 상부에 제 1 TEOS층(30)을 형성하기 위해 TEOS를 퇴적시키는 처리가 실행된다.
제 3 스텝에서는, 제 1 TE0S층(30)의 상부에 비트선(34)을 형성하는 처리가 실행된다.
제 4 스텝에서는, 비트선(34)의 상부에 제 2 TEOS층(33)을 형성하기 위해 TEOS를 퇴적시키는 처리가 실행된다.
제 5 스텝에서는, 제 2 TEOS층(33)의 상부에 실리콘 질화막 SiN을 퇴적시키는 처리, 즉, 제 2 TEOS층(33)의 상부에 질화막(36)을 형성하는 처리가 실행된다.
그리고, 제 6 스텝에서는, 질화막(36)의 상부에 TEOS를 퇴적시켜 제 1 희생 산화층(50)을 형성하는 처리가 실행된다.
상기한 처리가 종료하면, 다음에, 스토리지 노드 콘택(44)을 형성하기 위한 처리가 실행된다.
도 3 및 도 4는, 스토리지 노드 콘택(44)의 형성공정을 설명하기 위한 도면을 나타낸 것이다. 스토리지 노드 콘택(44)의 형성공정에서는 이하에 나타내는 제 7 내지 제 11 스텝의 처리가 실행된다.
제 7 스텝에서는, 사진제판 및 산화막 에칭에 의해 제 1 희생 산화층(50)의 소정 부위를 제거하는 처리가 실행된다.
제 8 스텝에서는, 사진제판 및 질화막 에칭에 의해 질화막(36)의 소정 부위를 제거하는 처리가 실행된다.
제 9 스텝에서는, 사진제판 및 산화막 에칭에 의해 제 1 및 제 2 TEOS층(30, 33)의 소정 부위를 제거하는 처리가 실행된다.
상기 제 7 내지 제 9 스텝의 처리가 실행되는 것에 의해, 도 3에 나타낸 바와 같이, 제 1 및 제 2 TEOS층(30, 33), 질화막(36) 및 제 1 희생 산화층(50)을 관통하는 콘택홀(52)이 형성된다.
제 10스텝에서는, 콘택홀(52)의 내부에 도프된 폴리실리콘을 퇴적시키는 처리가 실행된다. 본 스텝에 있어서, 도프된 폴리실리콘은 질화막(36)의 상측으로 돌출할 때까지, 즉, 제 1 희생 산화층(50)의 내부에 도달할 때까지 퇴적된다.
제 11 스텝에서는, 상기한 바와 같이 퇴적된 도프된 폴리실리콘을 적당히 에칭함으로써 도 4에 나타낸 스토리지 노드 콘택(44)을 형성하는 처리가 행해진다.
상기한 처리가 종료하면, 다음에, 제 2 희생 산화층(54)의 형성공정이 실행된다.
도 5는, 제 2 희생 산화층(54)의 형성공정을 설명하기 위한 도면을 나타낸 것이다. 제 2 희생 산화층(54)의 형성공정에서는, 이하에 설명하는 제 12 스텝의 처리가 실행된다.
제 12 스텝에서는, 제 1 희생 산화층(50)의 상부에 TEOS를 퇴적시킴으로써 제 2 희생 산화층(54)을 형성하는 처리가 실행된다.
상기한 처리가 종료하면, 다음에, 스토리지 노드 형성용 공간의 형성공정(이하, 공간 형성공정이라 칭한다)이 실행된다.
도 6은 공간 형성공정을 설명하기 위한 도면을 나타낸 것이다. 공간 형성공정에서는 이하에 설명하는 제 13 스텝의 처리가 실행된다.
제 13 스텝에서는, 사진제판 및 산화막 에칭에 의해 제 1 희생 산화층(50) 및 제 2 희생 산화층(54)의 소정 부위를 제거하는 처리가 실행된다. 본 스텝에 있어서 에칭은 도 6에 나타낸 바와 같이 질화막(36)의 표면이 노출되고, 또한, 스토리지 노드 콘택(44)의 상단이 노출될 때까지 실행된다. 본 스텝의 처리가 실행되는 것에 의해 스토리지 노드 형성공간(56)(이하, 간단히 공간(56)이라 칭한다)이 형성된다.
전술한 바와 같이, 공간 형성공정은 산화막 에칭에 의해 실행된다. 이 경우, 질화막(36)이 에칭의 스토퍼로서 기능한다. 이 때문에, 상기한 방법에 따르면, 공간 형성공정에서의 에칭조건 등에 영향을 받지 않고, 항상 안정적으로 원하는 공간(56)을 형성할 수 있다.
상기한 처리가 종료하면, 다음에 스토리지 노드 형성공정이 실행된다.
도 7은 스토리지 노드 형성공정을 설명하기 위한 도면을 나타낸 것이다. 스토리지 노드 형성공정에서는 이하에 설명하는 제 14 및 제 15 스텝의 처리가 실행된다.
제 14 스텝에서는, 공간(56)의 내부에 비정질 실리콘을 퇴적시키는 처리가 실행된다.
제 15 스텝에서는, 사진제판 및 실리콘 에칭에 의해 공간(56) 내부의 비정질 실리콘의 소정 부위를 제거하여, 도 7에 나타낸 스토리지 노드(38)를 형성하는 처리가 실행된다.
전술한 바와 같이, 본 실시예에 있어서는, 스토리지 노드 콘택(44)이 질화막(36)의 상부에 돌출하도록 형성되어 있다. 상기한 구조에 따르면, 공간(56) 내부에 퇴적시킨 비정질 실리콘과, 스토리지 노드 콘택(44)을 양호하게 도통시킬 수 있다. 이 때문에, 본 실시예의 제조방법에 따르면, 스토리지 노드(38)와 스토리지 노드 콘택(44)과의 사이에, 확실하게 양호한 도통상태를 확보할 수 있다.
상기한 처리가 종료하면, 다음에 희생 산화층 제거공정이 실행된다.
도 8은 희생 산화층 제거공정을 설명하기 위한 도면을 나타낸다. 희생 산화층 제거공정에서는, 이하에 설명하는 제 16 스텝의 처리가 실행된다.
제 16 스텝에서는, 산화막 에칭에 의해 스토리지 노드(38)의 주위에 잔존하고 있는 제 1 및 제 2 희생 산화층(50, 54)을 제거하는 처리가 실행된다. 본 실시예에 있어서, 제 2 TEOS층(33)은 콘택홀(22) 영역을 제외하는 모든 영역에서 질화막(36)으로 피복되어 있다. 이 경우, 산화막 에칭의 효과는 질화막(36)에 의해 확실하게 차단되고 제 2 TEOS 층(33)에는 도달하지 않는다.
요컨대, 상기 제 16 스텝의 처리에 따르면, 스토리지 노드(38)의 하부에 존재하는 절연층을 조금도 침식하는 일 없이 불필요한 희생 산화층(50, 54)을 제거할 수 있다. 이 때문에, 본 실시예의 제조방법에 따르면, 에칭조건의 변동 등에 관계없이 스토리지 노드(38)의 쓰러짐을 유효하게 방지할 수 있다. 따라서, 본 실시예의 제조방법에 의하면, 높은 수율을 확보하면서, 스토리지 노드(38)를 가늘고 긴 형상으로 하는 것, 즉, DRAM(20)을 소형화할 수 있다.
그런데, 상기한 실시예에 있어서는, 스토리지 노드(38)를 원통 형태로 하고있지만, 본 발명은 이것에 한정되는 것은 아니며, 스토리지 노드(38)는 핀 형태라도 된다. 또한, 스토리지 노드(38)는, 두꺼운 막으로 형성하도록 하여도 좋다. 또한, 스토리지 노드(38)는 그것의 표면을 거칠거칠하게 한(粗面化) 것이라도 좋다.
또한, 상기한 실시예에 있어서는, 스토리지 노드(38)와 스토리지 노드 콘택(44)을 양호하게 도통시키기 위해, 스토리지 노드 콘택(44)의 상단을 질화막(36)의 상부에 돌출시키는 구조가 사용되고 있다. 그리고, 상기한 구조를 실현하기 위해, 질화막(36)의 상부에 제 1 희생 산화층(50)을 형성한 후에 스토리지 노드 콘택을 형성하도록 하고 있다. 그렇지만, 본 발명은 이것에 한정되는 것이 아니고, 상기한 구조를 사용하지 않고 스토리지 노드 콘택(44)과 스토리지 노드(38)를 충분히 도통시킬 수 있는 경우에는, 제 1 희생 산화층(50)의 형성을 생략해도 된다.
또한, 상기한 실시예에 있어서는, 실리콘 산화물이 상기한 청구항 1 기재의 「제 1 절연재료」에, 제 2 TEOS층(33)이 상기 청구항 1 기재의 「기초 절연층」에, 상기 제 4 스텝이 상기 청구항 1 기재의 「기초 절연층 형성스텝」에 각각 해당하고 있다.
또한, 상기한 실시예에 있어서는, 실리콘 질화물이 상기 청구항 1 기재의 「제 2 절연재료」에, 질화막(36)이 상기 청구항 1 기재의 「에칭 스톱퍼막」에, 상기 제 5 스텝이 상기 청구항 1 기재의 「스토퍼막 형성스텝」에 각각 해당하고 있다.
또한, 상기한 실시예에 있어서는, 상기 제 6 및 제 12 스텝이 상기 청구항 1기재의 「희생 절연층 형성스텝」에, 상기 제 13 스텝이 상기 청구항 1 기재의 「공간 형성스텝」에, 비정질 실리콘이 상기 청구항 1 기재의 「용량성 재료」에, 상기 제 14 및 제 15 스텝이 상기 청구항 1 기재의 「스토리지 노드 형성스텝」에, 상기 제 16 스텝이 상기 청구항 1 기재의 「희생 절연층 제거스텝」에 각각 해당하고 있다.
또한, 상기한 실시예에 있어서는, 상기 제 6 스텝이 상기 청구항 3 기재의 「제 1 희생 절연층 형성스텝」에, 상기 제 7∼제 9 스텝이 상기 청구항 3 기재의 「콘택홀 형성스텝」에, 상기 제 10 및 제 11 스텝이 상기 청구항 3 기재의 「콘택 형성스텝」에, 상기 제 12 스텝이 상기 청구항 3 기재의 「제 2 희생 절연층 형성스텝」에 각각 해당하고 있다.
(실시예 2)
다음에, 도 9를 참조하여, 본 발명의 실시예 2에 관해 설명한다.
도 9는, 본 발명의 실시예 2의 DRAM(60)의 메모리셀의 단면도를 나타낸 것이다. 본 실시예의 DRAM(60)은 도 9에 나타낸 메모리셀을 복수개 구비하고 있다.
상기 도 1에 나타낸 DRAM(20)은, 제 1 TE0S층(30)의 상부에 비트선(34) 및 제 2 TE0S층(33)을 구비하고 있는 동시에, 제 2 TEOS층(33)의 상부에 질화막(36)을 구비하고 있다. 본 실시예의 DRAM(60)은 제 1 TEOS층(30)의 상부에 질화막(36)을 구비하고 있는 동시에, 층간 절연막(48)의 상부에 비트선(34)을 구비하고 있는 점에서 DRAM(20)과 서로 다르다.
본 실시예의 DRAM(60) 제조공정에 있어서, 스토리지 노드(38)는 실시예 1의경우와 동일한 방법으로 제조된다. 즉, DRAM(60)의 제조공정에서 스토리지 노드(38)를 둘러싸는 희생 산화층을 에칭에 의해 제거할 때에, 질화막(36)은 에칭 스톱퍼로서 기능한다. 상기한 제조방법에 의하면, 실시예 1의 경우와 마찬가지로, 스토리지 노드(38)의 쓰러짐을 유효하게 방지하는 것, 즉, 높은 수율을 유지하면서 DRAM(60)을 소형화할 수 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 나타넨 것과 같은 효과를 나타낸다.
청구항 1 기재의 발명에 따르면, 스토리지 노드를 둘러싸는 희생 절연층을 제거할 때에, 스토리지 노드의 하부에 존재하는 절연층이 침식되는 것을 확실하게 방지할 수 있다. 이 때문에, 본 발명에 따르면, 스토리지 노드의 쓰러짐을 유효하게 방지하여, 소형의 반도체 장치를 높은 수율로 제조할 수 있다.
청구항 2 기재의 발명에 따르면, 에칭 스톱퍼막이 복수의 스토리지 노드 사이의 전체면 및 복수의 스토리지 노드의 하부에 존재하고 있기 때문에, 희생 산화층의 제거에 수반하여, 스토리지 노드의 안정성이 손상되는 것을 유효하게 방지할 수 있다.
청구항 3 기재의 발명에 따르면, 스토리지 노드 콘택이 에칭 스톱퍼막의 상부에 돌출하고 있기 때문에, 스토리지 노드와 스토리지 노드 콘택 사이에 안정된 도통상태를 실현할 수 있다.
Claims (3)
- 메모리셀의 구성요소로 해서 스토리지 노드를 가지는 반도체장치의 제조방법에 있어서,제 1 절연재료에 의해 기초 절연층을 형성하는 기초 절연층 형성스텝과,상기 기초 절연층의 상부에, 상기 제 1 절연재료와 다른 제 2 절연재료에 의해 에칭 스톱퍼막을 형성하는 스토퍼막 형성스텝과,상기 에칭 스톱퍼막의 상부에 상기 제 1 절연재료에 의해 희생 절연층을 형성하는 희생 절연층 형성스텝과,상기 에칭 스톱퍼막이 노출될 때까지 상기 희생 절연층의 소정 부위를 제거하여 스토리지 노드 형성용 공간을 형성하는 공간 형성스텝과,상기 스토리지 노드 형성용 공간 내부에 용량성 재료에 의해 스토리지 노드를 형성하는 스토리지 노드 형성스텝과,상기 제 1 절연재료의 제거에 적합한 에칭에 의해 상기 스토리지 노드를 둘러싸는 상기 희생 절연층을 제거하는 희생 절연층 제거스텝을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드는, 반도체 기판 상에 복수개 형성되어 있는 동시에,상기 에칭 스톱퍼막은, 상기 복수의 스토리지 노드 사이의 전체면 및, 상기 스토리지 노드의 하부에 존재하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 희생 절연층 형성스텝은, 상기 에칭 스톱퍼막의 상부에 제 1 희생 절연층을 형성하는 제 1 희생 절연층 형성스텝을 구비하는 동시에,상기 제 1 희생 절연층 및 상기 에칭 스톱퍼막을 관통하는 콘택홀을 형성하는 콘택홀 형성스텝과,상기 콘택홀 내부에, 상기 에칭 스톱퍼막을 관통하여 상기 제 1 희생 절연층의 내부에 도달하는 스토리지 노드 콘택을 형성하는 콘택 형성스텝을 구비하고,상기 희생 절연층 형성스텝은, 다시, 상기 에칭 스톱퍼막의 상부 및 상기 스토리지 노드 콘택의 상부를 덮는 제 2 희생 절연층을 형성하는 제 2 희생 절연층 형성스텝을 구비하며,상기 공간 형성스텝은, 노출된 에칭 스톱퍼막으로부터, 노출된 스토리지 노드 콘택이 돌출하는 상태가 형성될 때까지 상기 제 1 및 제 2 희생 절연층을 제거하여 상기 스토리지 노드 형성용 공간을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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