KR19990003042A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체 기판 상부에 비트라인 콘택 및 전하저장전극 콘택을 동시에 형성하고, 전하저장전극이 되는 다결정실리콘으로 스페이서를 형성한 다음, 상기 다결정실리콘 상부에 반구형 다결정실리콘을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 좁은 면적 내의 인접층과 공정 마진을 확보하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 실린더형 저장전극 형성시 전하저장전극 콘택과 비트라인 콘택을 동시에 형성함으로써 좁은 면적내에서 인접층과의 공정 마진을 확보하고 높은 정전 용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자에서는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막의 두께를 얇게하거나 또는 전하저장전극의 표면적을 증가시키는 등의 방법이 있다.
도시되어 있지는 않지만, 종래기술에 따른 반도체소자의 캐패시터 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소자분리 산화막과 게이트 산화막을 형성하는 게이트전극과 소오스/드레인전극으로 구성되는 모스 전계효과 트랜지스터를 형성한 후, 상기 구조의 전 표면에 층간절연막을 형성한다.
그 다음, 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되어 있는 부분 상측의 층간절연막을 제거하여 전하저장전극 콘택홀을 형성하고, 상기 콘택홀을 통하여 소오스/드레인전극과 접촉되는 전하저장전극을 다결정실리콘으로 형성한 후, 상기 전하저장전극의 표면에 산화막이나 질화막 또는 산화막-질화막-산화막의 적층구조로된 유전체막을 도포하며, 상기 유전체막 상부에 플레이트전극을 형성하여 캐패시터를 완성한다.
상기와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 좁은 면적내에서 정전용량을 증가시키기 위하여 전하저장전극의 표면적을 넓히는 것은 인접층과의 공정 마진이 확보되지 않는다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 및 전하저장전극을 형성하기 위한 콘택을 동시에 형성하고, 다결정실리콘으로 스페이서를 형성한 후, 도전체 표면에 반구형 다결정실리콘을 형성함으로써 반도체소자의 전하저장전극 표면적을 증가시켜 정전용량을 증가시키고, 반도체소자의 공정마진을 향상시켜 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 111 : 반도체기판, 13, 113 : 제1절연막, 15, 115 : 제1다결정실리콘, 17, 117 : 제2절연막, 19, 119 : 다결정실리콘, 21, 121 : 실리사이드, 23, 123 : 마스크 절연막, 25, 125 : 스페이서, 27, 127 : 제2다결정실리콘, 29, 129 : 제3절연막, 31 131 : 감광막 패턴, 33, 133 : 콘택홀, 35, 135 : 반구형 다결정실리콘, 37, 137 : 제3다결정실리콘 스페이서
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 전하저장전극 및 비트라인 콘택홀을 구비하는 제1절연막을 형성하는 공정과,
상기 전하저장전극 콘택홀을 제1다결정실리콘으로 매립하여 콘택 플러그를 형성하는 공정과,
비트라인 형성공정시 상기 콘택 플러그를 보호하는 제2절연막을 형성하는 공정과,
상기 비트라인 콘택홀 상부에 비트라인을 형성하는 공정과,
상기 비트라인의 측벽에 스페이서를 형성하는 동시에 상기 제2절연막을 제거하는 공정과,
전체표면 상부에 제2다결정실리콘을 형성하는 공정과,
상기 제2다결정실리콘 상부에 제3절연막을 형성하는 공정과,
상기 제3절연막 상부에 콘택 플러그를 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 마스크로 사용하여 제3절연막을 식각하는 공정과,
상기 제3절연막의 식각된 부분의 측벽에 제3다결정실리콘을 형성하는 공정과,
전체표면 상부에 반구형 다결정실리콘을 형성하는 공정과,
상기 반구형 다결정실리콘 상부에 감광막 패턴을 형성하여 상기 제 3절연막 상부의 반구형 다결정실리콘을 제거하는 동시에 제3절연막 및 제 2다결정실리콘을 제거하는 공정과,
상기 감광막 패턴을 제거하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 전하저장전극 및 비트라인 콘택홀을 구비하는 제1절연막을 형성하는 공정과,
상기 전하저장전극 콘택홀을 제 1다결정실리콘으로 매립하여 콘택 플러그를 형성하는 공정과, 비트라인 형성공정시 상기 콘택 플러그를 보호하는 제 2절연막을 형성하는 공정과,
상기 비트라인 콘택홀 상부에 비트라인을 형성하는 공정과,
상기 비트라인의 측벽에 스페이서를 형성하는 동시에 상기 제2절연막을 제거하는 공정과,
전체표면 상부에 제2다결정실리콘을 형성하는 공정과,
상기 제2다결정실리콘 상부에 제3절연막을 형성하는 공정과,
상기 제3절연막 상부에 콘택 플러그를 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 마스크로 사용하여 제3절연막을 식각하는 공정과,
상기 제3절연막의 식각된 부분의 측벽에 제3다결정실리콘으로 스페이서를 형성하는 공정과,
상기 제3절연막을 노출시키는 감광막 패턴을 형성하여 상기 제3절연막을 제거하는 동시에 제2다결정실리콘을 제거하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 제2, 제3다결정실리콘 상부에만 반구형 다결정실리콘을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1g 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 전하저장전극 및 비트라인 콘택홀(도시안됨)을 구비하는 제1절연막(13)을 형성한다.
그리고, 전체표면 상부에 제1다결정실리콘(도시안됨)을 증착한 다음, 전면식각 공정을 실시하여 전하저장전극 콘택 플러그(15)를 형성한다.
그후, 전체표면 상부에 제2절연막(17)을 증착하여 후속 비트라인 형성공정시 상기 전하저장전극 콘택 플러그(15)를 보호한다. (도 1a)
그 다음에, 비트라인 콘택(도시안됨)부분의 제 2절연막을 제거하고, 다결정실리콘(19), 실리사이드(21) 및 마스크 절연막(23)으로 구성된 비트라인을 형성한다.
그리고, 상기 비트라인의 측벽에 스페이서(25)를 형성한다. 이때, 상기 스페이서(25)를 형성하기 위한 식각공정시 상기 전하저장전극 콘택 플러그 (15) 상부의 제2절연막(17)을 제거한다. 그리고, 상기 스페이서(25)는 산화막 또는 질화막으로 형성한다.
그 다음, 전체표면 상부에 제 2다결정실리콘(27)을 증착한다. (도 1b)
그후, 상기 제 2다결정실리콘(27) 상부에 평탄화를 위한 제 3절연막(29)을 형성한다.
그리고, 상기 제 3절연막(29) 상부에 전하저장전극을 형성하기 위한 감광막 패턴(31)을 코팅한다. (도 1c)
다음, 상기 감광막 패턴(31)을 식각마스크로 하여 상기 제3절연막(29)을 식각하고난 후, 상기 감광막 패턴(31)을 제거한다. (도 1d)
그 다음, 전체표면 상부에 제3다결정실리콘(도시안됨)을 증착하고, 전면식각공정을 실시하여 제3다결정실리콘 스페이서(37)를 형성한다.
그리고, 전체표면 상부에 반구형 다결정실리콘(35)을 증착한다. (도 1e)
그 다음, 전체표면 상부에 감광막을 일정 두께 코팅하고, 전면식각하여 상기 반구형 다결정실리콘(35)을 드러나도록 한다.
그리고, 상기 감광막을 식각장벽으로 하여 상기 반구형 다결정실리콘(35), 제3절 연 막(29) 및 제2다결정 실리콘(27)을 제거 한다.
그 후, 상기 감광막을 제거하면 전하저장전극이 완성된다.
한편, 전면식각공정을 실시하여 상기 제3절연막(29) 상부에 존재하는 상기 반구형 다결정실리콘(35)을 제거한다.
다음, 제3절연막(29)을 노출시키는 감광막 패턴(도시안됨)을 코팅한다.
그 다음, 상기 감광막 패턴(도시안됨)을 식각마스크로 이용해서 상기 제3절연막(29) 및 제2다결정실리콘(27)을 순차적으로 식각하여 제거한다.
그후, 상기 감광막 패턴(도시안됨)을 제거하여 반도체소자의 전하 저장전극 형성을 완료한다.
또한, 상기 반구형 다결정실리콘(35)을 전면식각공정으로 제거한 다음, 감광막 패턴(도시안됨)을 형성하지 않고, 제3절연막(29)와 동일한 종류의 산화막을 증착하여 식각선택비차를 이용한 제거방법도 있다. (도 1f)
도 2a 내지 도 2g 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(111) 상부에 전하저장전극 및 비트라인 콘택홀(도시안됨)을 구비하는 제1절연막(113)을 형성한다.
그리고, 전체표면 상부에 제1다결정실리콘(도시안됨)을 증착한 다음, 전면식각 공정을 실시하여 전하저장전극 콘택 플러그(115)를 형성한다.
그 후, 전체표면 상부에 제2절연막(117)을 증착하여 비트라인 형성 공정시 상기 전하저장전극 콘택 플러그(115)를 보호한다. (도 2a)
그 다음에, 비트라인 콘택(도시안됨)부분의 제2절연막을 제거하고, 다결정실리콘(119), 실리사이드(121) 및 마스크 절연막(123)으로 구성된 비트라인을 형성한다.
그리고, 상기 비트라인의 측벽에 스페이서(125)를 형성한다. 이때, 상기 스페이서(125)를 형성하기 위한 식각공정시 상기 콘택 플러그(115) 상부의 제2절연막을 제거한다. 그리고, 상기 스페이서(125)는 산화막 또는 질화막으로 형성한다.
그 다음, 전체표면 상부에 제2다결정실리콘을 증착한다. (도 2b)
그 후, 상기 제2다결정실리콘 상부에 평탄화를 위한 제3절연막(129)을 형성한다.
그리고, 상기 제3절연막(129) 상부에 전하저장전극 콘택 플러그(115)를 노출시키는 감광막 패턴(131)을 코팅한다. (도 2c)
다음, 상기 감광막 패턴(131)을 식각마스크로 하여 상기 제3절연막(129)을 식각하고난 후, 상기 감광막 패턴(131)을 제거한다. (도 2d)
그 다음, 전체표면 상부에 제3다결정실리콘(도시안됨)을 증착하고, 전면식각공정을 실시하여 제3다결정실리콘 스페이서(137)를 형성한다. (도 2e)
그 후, 상기 제3절연막(129)을 노출시키는 감광막 패턴(도시안됨)을 형성하고, 상기 감광막 패턴(도시안됨)을 식각마스크로 하여 상기 제3절연막(129)을 제거하는 동시에 제2다결정실리콘(127)도 제거한다.
한편, 상기 감광막 패턴을 형성하지 않고, 상기 제3절연막(129) 및 제2다결정실리콘(127)을 제거하는 방법도 있다. (도 2f)
그리고, 상기 제3다결정실리콘 스페이서(137) 및 제2다결정실리콘(127) 상부에 선택적 반구형 다결정실리콘(135)을 증착한다. 여기서, 상기 선택적 반구형 다결정실리콘(135)은 도전체 상부에만 증착이되는 특징을 갖고 있다. (도 2g)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 비트라인 콘택 및 전하저장전극 콘택을 동시에 형성하고, 전하저장전극이 되는 다결정실리콘으로 스페이서를 형성한 다음, 상기 다결정실리콘 상부에 반구형 다결정실리콘을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 좁은 면적 내의 인접층과 공정 마진을 확보하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (12)

  1. 반도체기판 상부에 전하저장전극 및 비트라인 콘택홀을 구비하는 제1절연막을 형성하는 공정과,
    상기 전하저장전극 콘택홀을 제1다결정실리콘으로 매립하여 콘택플러그를 형성하는 공정과,
    비트라인 형성공정시 상기 콘택 플러그를 보호하는 제2절연막을 형성하는 공정과,
    상기 비트라인 콘택홀 상부에 비트라인을 형성하는 공정과,
    상기 비트라인의 측벽에 스페이서를 형성하는 동시에 상기 제2절연막을 제거하는 공정과,
    전체표면 상부에 제2다결정실리콘을 형성하는 공정과,
    상기 제2다결정실리콘 상부에 제3절연막을 형성하는 공정과,
    상기 제3절연막 상부에 콘택 플러그를 노출시키는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 마스크로 사용하여 제3절연막을 식각하는 공정과,
    상기 제3절연막의 식각된 부분의 측벽에 제3다결정실리콘을 형성하는 공정과,
    전체표면 상부에 반구형 다결정실리콘을 형성하는 공정과,
    상기 반구형 다결정실리콘 상부에 감광막 패턴을 형성하여 상기 제 3절연막 상부의 반구형 다결정실리콘을 제거하는 동시에 제3절연막 및 제2다결정실리콘을 제거하는 공정과,
    상기 감광막 패턴을 제거하는 공정을 포함하는 것을 제1특징으로 하는 반도체소자의 캐패시터 형성방법.
  2. 청구항 1 에 있어서,
    상기 제1, 제2, 제3다결정실리콘은 증착한 후 불순물을 주입하는 도프드 다결정실리콘인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 청구항 1 에 있어서,
    상기 비트라인은 다결정실리콘, 실리사이드 및 마스크 절연막으로 구성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 청구항 3 에 있어서,
    상기 마스크 절연막은 질화막인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 청구항 1 에 있어서,
    상기 반구형 다결정실리콘, 제3절연막 및 제2다결정실리콘은 상기 감광막을 형성하지 않고 제거하는 것을 포함하는 반도체소자의 캐패시터 형성방법.
  6. 청구항 1 에 있어서,
    상기 비트라인 측벽의 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 반도체기판 상부에 전하저장전극 및 비트라인 콘택홀을 구비하는 제1절연막을 형성하는 공정과,
    상기 전하저장전극 콘택홀을 제1다결정실리콘으로 매립하여 콘택 플러그를 형성하는 공정과,
    비트라인 형성공정시 상기 콘택 플러그를 보호하는 제2절연막을 형성하는 공정과,
    상기 비트라인 콘택홀 상부에 비트라인을 형성하는 공정과,
    상기 비트라인 측벽에 스페이서를 형성하는 동시에 상기 제2절연막을 제거하는 공정과,
    전체표면 상부에 제2다결정실리콘을 형성하는 공정과,
    상기 제2다결정실리콘 상부에 제3절연막을 형성하는 공정과,
    상기 제3절연막 상부에 콘택 플러그를 노출시키는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 마스크로 사용하여 제3절연막을 식각하는 공정과,
    상기 제3절연막의 식각된 부분의 측벽에 제3다결정실리콘으로 스페이서를 형성하는 공정과,
    상기 제3절연막을 노출시키는 감광막 패턴을 형성하여 상기 제3절연막을 제거하는 동시에 제2다결정실리콘을 제거하는 공정과,
    상기 감광막 패턴을 제거하는 공정과,
    상기 제2, 제3다결정실리콘 상부에만 반구형 다결정실리콘을 형성하는 공정을 포함하는 것을 제2특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 청구항 7 에 있어서,
    상기 제1, 제2, 제3다결정실리콘은 증착한 후 불순물을 주입하는 도프드 다결정실리콘인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 청구항 7 에 있어서,
    상기 비트라인은 다결정실리콘, 실리사이드 및 마스크 절연막으로 구성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 청구항 9 에 있어서,
    상기 마스크 절연막은 질화막인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 청구항 7 에 있어서,
    상기 제3절연막 및 제2다결정실리콘은 제3다결정실리콘 스페이서를 형성한 후, 감광막을 형성하지 않고 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 청구항 7 에 있어서,
    상기 비트라인 측벽의 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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Publication number Priority date Publication date Assignee Title
KR20020082544A (ko) * 2001-04-24 2002-10-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 하부 전극 형성방법
US7312489B2 (en) 2003-07-14 2007-12-25 Samsung Electronics Co., Ltd. Memory cell having bar-shaped storage node contact plugs and methods of fabricating same

Cited By (3)

* Cited by examiner, † Cited by third party
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