JPH11330397A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11330397A JPH11330397A JP10137897A JP13789798A JPH11330397A JP H11330397 A JPH11330397 A JP H11330397A JP 10137897 A JP10137897 A JP 10137897A JP 13789798 A JP13789798 A JP 13789798A JP H11330397 A JPH11330397 A JP H11330397A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明はストレージノードを備える半導体装
置の製造方法に関し、小型のメモリICを高い歩留まりで
製造することを目的とする。 【解決手段】 シリコン酸化物で形成された第２TEOS層
３３の上部に窒化膜３６を形成する。窒化膜３６の上部
に図示しない犠牲酸化層を形成する。犠牲酸化膜の所定
部位を酸化膜エッチングにより除去して図示しないスト
レージノード形成スペースを形成する。ストレージノー
ド形成スペースの内部に、容量性材料により、筒状のス
トレージノード３８を形成する。ストレージノード３８
を取り巻くように残存する犠牲絶縁層を酸化膜エッチン
グにより除去する。
置の製造方法に関し、小型のメモリICを高い歩留まりで
製造することを目的とする。 【解決手段】 シリコン酸化物で形成された第２TEOS層
３３の上部に窒化膜３６を形成する。窒化膜３６の上部
に図示しない犠牲酸化層を形成する。犠牲酸化膜の所定
部位を酸化膜エッチングにより除去して図示しないスト
レージノード形成スペースを形成する。ストレージノー
ド形成スペースの内部に、容量性材料により、筒状のス
トレージノード３８を形成する。ストレージノード３８
を取り巻くように残存する犠牲絶縁層を酸化膜エッチン
グにより除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、ストレージノードを備える半導体装
置の製造方法に関する。
方法に係り、特に、ストレージノードを備える半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来、例えばDRAM等のメモリICにおいて
は、ストレージノードを構成要素とするキャパシタが用
いられている。上記のキャパシタ(以下、ストレージノ
ードキャパシタと称す)は、ポリシリコンなどを基材と
して構成されるストレージノードおよびセルプレート
と、それらの間に介在して両者を絶縁状態に維持する絶
縁膜とを備えている。上記の構造によれば、ストレージ
ノードとセルプレートとに電圧を印加することにより、
それらに電荷を蓄えさせることができる。
は、ストレージノードを構成要素とするキャパシタが用
いられている。上記のキャパシタ(以下、ストレージノ
ードキャパシタと称す)は、ポリシリコンなどを基材と
して構成されるストレージノードおよびセルプレート
と、それらの間に介在して両者を絶縁状態に維持する絶
縁膜とを備えている。上記の構造によれば、ストレージ
ノードとセルプレートとに電圧を印加することにより、
それらに電荷を蓄えさせることができる。
【０００３】ストレージノードキャパシタを小型化する
うえでは、ストレージノードキャパシタの専有面積に対
して、効率良くストレージノードの表面積を確保するこ
とが有効である。ストレージノードの表面積は、例え
ば、ストレージノードを筒状に形成することにより大き
く確保することができる。このため、従来、ストレージ
ノードキャパシタの構造としては、筒状に形成されたス
トレージノードを用いる構造が知られている。
うえでは、ストレージノードキャパシタの専有面積に対
して、効率良くストレージノードの表面積を確保するこ
とが有効である。ストレージノードの表面積は、例え
ば、ストレージノードを筒状に形成することにより大き
く確保することができる。このため、従来、ストレージ
ノードキャパシタの構造としては、筒状に形成されたス
トレージノードを用いる構造が知られている。
【０００４】図１０は、公知の筒状ストレージノード１
０の構造を示す。図１０に示すストレージノード１０
は、以下に示す一連の処理を実行することにより形成す
ることができる。 (1)シリコン酸化膜１２の上部に犠牲酸化層（図示せ
ず）を形成する処理、(2)犠牲酸化層およびシリコン酸
化膜１０を貫通するコンタクトホール１４を形成する処
理、(3)コンタクトホール１４の内部にストレージノー
ドコンタクト１６を形成する処理、(4)犠牲酸化層を円
筒形に除去してストレージノード１０を形成するための
スペースを形成する処理、(5)上記のスペースの中に筒
状のストレージノード１０を形成する処理、および、
(6)ストレージノードの周囲を取り巻く犠牲酸化層をエ
ッチングにより除去して図１０に示す状態を形成する処
理。
０の構造を示す。図１０に示すストレージノード１０
は、以下に示す一連の処理を実行することにより形成す
ることができる。 (1)シリコン酸化膜１２の上部に犠牲酸化層（図示せ
ず）を形成する処理、(2)犠牲酸化層およびシリコン酸
化膜１０を貫通するコンタクトホール１４を形成する処
理、(3)コンタクトホール１４の内部にストレージノー
ドコンタクト１６を形成する処理、(4)犠牲酸化層を円
筒形に除去してストレージノード１０を形成するための
スペースを形成する処理、(5)上記のスペースの中に筒
状のストレージノード１０を形成する処理、および、
(6)ストレージノードの周囲を取り巻く犠牲酸化層をエ
ッチングにより除去して図１０に示す状態を形成する処
理。
【０００５】
【発明が解決しようとする課題】上記従来の構造を用い
て小型で大容量のストレージノードキャパシタを得るた
めには、ストレージノード１０を細長い形状とすること
が有効である。しかし、ストレージノード１０は、その
形状が細長くなるほど倒れ易くなる。特に、上述した従
来の手法においては、上記（６）の処理の実行に伴っ
て、犠牲酸化層と共にシリコン酸化膜１２にエッチング
の効果が及ぶことがある。
て小型で大容量のストレージノードキャパシタを得るた
めには、ストレージノード１０を細長い形状とすること
が有効である。しかし、ストレージノード１０は、その
形状が細長くなるほど倒れ易くなる。特に、上述した従
来の手法においては、上記（６）の処理の実行に伴っ
て、犠牲酸化層と共にシリコン酸化膜１２にエッチング
の効果が及ぶことがある。
【０００６】シリコン酸化膜１２にエッチングの効果が
及ぶと、ストレージノード１０の底面とシリコン酸化膜
１２との密着性が悪化し、より一層ストレージノードが
倒れ易い状況が形成される。このため、上記従来の製造
方法によっては、高い歩留まりを維持してストレージノ
ード１０の小型化を図ること、すなわち、高い歩留まり
を維持してメモリICを小型化することが困難であった。
及ぶと、ストレージノード１０の底面とシリコン酸化膜
１２との密着性が悪化し、より一層ストレージノードが
倒れ易い状況が形成される。このため、上記従来の製造
方法によっては、高い歩留まりを維持してストレージノ
ード１０の小型化を図ること、すなわち、高い歩留まり
を維持してメモリICを小型化することが困難であった。
【０００７】本発明は、上記のような課題を解決するた
めになされたもので、ストレージノードとその下部に存
在する絶縁膜との間に、常に良好な密着性を確保し、小
型のメモリICを高い歩留まりで製造できる半導体装置の
製造方法を提供することを目的とする。
めになされたもので、ストレージノードとその下部に存
在する絶縁膜との間に、常に良好な密着性を確保し、小
型のメモリICを高い歩留まりで製造できる半導体装置の
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置の製造方法は、第１の絶縁材料により基礎絶
縁層を形成する基礎絶縁層形成ステップと、前記基礎絶
縁層の上部に、前記第１の絶縁材料と異なる第２の絶縁
材料によりエッチングストッパ膜を形成するストッパ膜
形成ステップと、前記エッチングストッパ膜の上部に前
記第１の絶縁材料により犠牲絶縁層を形成する犠牲絶縁
層形成ステップと、前記エッチングストッパ膜が露出す
るまで前記犠牲絶縁層の所定部位を除去してストレージ
ノード形成用スペースを形成するスペース形成ステップ
と、前記ストレージノード形成用スペース内に容量性材
料によりストレージノードを形成するストレージノード
形成ステップと、前記第１の絶縁材料の除去に適したエ
ッチングにより前記ストレージノードを取り巻く前記犠
牲絶縁層を除去する犠牲絶縁層除去ステップと、を備え
ることを特徴とするものである。
半導体装置の製造方法は、第１の絶縁材料により基礎絶
縁層を形成する基礎絶縁層形成ステップと、前記基礎絶
縁層の上部に、前記第１の絶縁材料と異なる第２の絶縁
材料によりエッチングストッパ膜を形成するストッパ膜
形成ステップと、前記エッチングストッパ膜の上部に前
記第１の絶縁材料により犠牲絶縁層を形成する犠牲絶縁
層形成ステップと、前記エッチングストッパ膜が露出す
るまで前記犠牲絶縁層の所定部位を除去してストレージ
ノード形成用スペースを形成するスペース形成ステップ
と、前記ストレージノード形成用スペース内に容量性材
料によりストレージノードを形成するストレージノード
形成ステップと、前記第１の絶縁材料の除去に適したエ
ッチングにより前記ストレージノードを取り巻く前記犠
牲絶縁層を除去する犠牲絶縁層除去ステップと、を備え
ることを特徴とするものである。
【０００９】本発明の請求項２に係る半導体装置の製造
方法は、前記第１の絶縁材料が半導体酸化物であり、前
記第２の絶縁材料が半導体窒化物であることを特徴とす
るものである。
方法は、前記第１の絶縁材料が半導体酸化物であり、前
記第２の絶縁材料が半導体窒化物であることを特徴とす
るものである。
【００１０】本発明の請求項３に係る半導体装置の製造
方法は、前記ストレージノードが筒状に形成されている
ことを特徴とするものである。
方法は、前記ストレージノードが筒状に形成されている
ことを特徴とするものである。
【００１１】本発明の請求項４に係る半導体装置の製造
方法は、前記ストレージノードが半導体基板上に複数形
成されていると共に、前記エッチングストッパ膜が前記
複数のストレージノードの間の全面、および、前記スト
レージノードの下部に存在することを特徴とするもので
ある。
方法は、前記ストレージノードが半導体基板上に複数形
成されていると共に、前記エッチングストッパ膜が前記
複数のストレージノードの間の全面、および、前記スト
レージノードの下部に存在することを特徴とするもので
ある。
【００１２】本発明の請求項５に係る半導体装置の製造
方法は、前記犠牲絶縁層形成ステップが、前記エッチン
グストッパ膜の上部に第１の犠牲絶縁層を形成する第１
犠牲絶縁層形成ステップを備えると共に、前記第１の犠
牲絶縁層および前記エッチングストッパ膜を貫通するコ
ンタクトホールを形成するコンタクトホール形成ステッ
プと、前記コンタクトホール内に、前記エッチングスト
ッパ膜を貫通して前記第１の犠牲絶縁層の内部に到達す
るストレージノードコンタクトを形成するコンタクト形
成ステップとを備え、前記犠牲絶縁層形成ステップが、
更に、前記エッチングストッパ膜の上部および前記スト
レージノードコンタクトの上部を覆う第２の犠牲絶縁層
を形成する第２犠牲絶縁層形成ステップを備え、前記ス
ペース形成ステップが、露出したエッチングストッパ膜
から、露出したストレージノードコンタクトが突出する
状態が形成されるまで前記第１および第２の犠牲絶縁層
を除去して前記ストレージノード形成用スペースを形成
することを特徴とするものである。
方法は、前記犠牲絶縁層形成ステップが、前記エッチン
グストッパ膜の上部に第１の犠牲絶縁層を形成する第１
犠牲絶縁層形成ステップを備えると共に、前記第１の犠
牲絶縁層および前記エッチングストッパ膜を貫通するコ
ンタクトホールを形成するコンタクトホール形成ステッ
プと、前記コンタクトホール内に、前記エッチングスト
ッパ膜を貫通して前記第１の犠牲絶縁層の内部に到達す
るストレージノードコンタクトを形成するコンタクト形
成ステップとを備え、前記犠牲絶縁層形成ステップが、
更に、前記エッチングストッパ膜の上部および前記スト
レージノードコンタクトの上部を覆う第２の犠牲絶縁層
を形成する第２犠牲絶縁層形成ステップを備え、前記ス
ペース形成ステップが、露出したエッチングストッパ膜
から、露出したストレージノードコンタクトが突出する
状態が形成されるまで前記第１および第２の犠牲絶縁層
を除去して前記ストレージノード形成用スペースを形成
することを特徴とするものである。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００１４】実施の形態１．図１は、本発明の実施の形
態１のDRAM２０が有するメモリセルの断面図を示す。DR
AM２０は、図１に示すメモリセルを複数備えている。
態１のDRAM２０が有するメモリセルの断面図を示す。DR
AM２０は、図１に示すメモリセルを複数備えている。
【００１５】DRAM２０は、シリコン基板２２を備えてい
る。シリコン基板２２にはフィールド分離域２４および
ｎ型領域２６，２８が形成されている。フィールド分離
域２４は、シリコン基板２２をメモリセル毎の領域に分
離する絶縁層である。ｎ型領域２６，２８は、それぞれ
メモリセルのドレイン電極およびソース電極を構成す
る。また、それらの間の領域はメモリセルのチャネルを
構成する。
る。シリコン基板２２にはフィールド分離域２４および
ｎ型領域２６，２８が形成されている。フィールド分離
域２４は、シリコン基板２２をメモリセル毎の領域に分
離する絶縁層である。ｎ型領域２６，２８は、それぞれ
メモリセルのドレイン電極およびソース電極を構成す
る。また、それらの間の領域はメモリセルのチャネルを
構成する。
【００１６】シリコン基板２２の上部には第１TEOS（テ
トラエチルオルソシリケイト）層３０が形成されてい
る。第１TEOS層３０の底面付近には、平行に延在する複
数のトランスファゲート３２が形成されている。第１TE
OS層３０の上部には、第２TEOS層３３が形成されてい
る。第２TEOS層３３の底面付近には、平行に延在する複
数のビット線３４が形成されている。ビット線３４は、
ｎ型領域２８と導通している。
トラエチルオルソシリケイト）層３０が形成されてい
る。第１TEOS層３０の底面付近には、平行に延在する複
数のトランスファゲート３２が形成されている。第１TE
OS層３０の上部には、第２TEOS層３３が形成されてい
る。第２TEOS層３３の底面付近には、平行に延在する複
数のビット線３４が形成されている。ビット線３４は、
ｎ型領域２８と導通している。
【００１７】第２TEOS層３３の上部には、窒化膜３６が
形成されている。窒化膜３６は、本実施形態のDRAM２０
の要部である。窒化膜３６の上部には、ストレージノー
ド３８が形成されている。ストレージノード３８は、窒
化膜３６の表面に沿って延在する底面４０と、底面４０
を取り巻く筒状部４２とを備えている。底面４０の下部
には、第１TEOS層３０，第２TEOS層３３および窒化膜３
６を貫通するストレージノードコンタクト４４が形成さ
れている。ストレージノードコンタクト４４は、ｎ型領
域２６と導通している。
形成されている。窒化膜３６は、本実施形態のDRAM２０
の要部である。窒化膜３６の上部には、ストレージノー
ド３８が形成されている。ストレージノード３８は、窒
化膜３６の表面に沿って延在する底面４０と、底面４０
を取り巻く筒状部４２とを備えている。底面４０の下部
には、第１TEOS層３０，第２TEOS層３３および窒化膜３
６を貫通するストレージノードコンタクト４４が形成さ
れている。ストレージノードコンタクト４４は、ｎ型領
域２６と導通している。
【００１８】ストレージノード３８および窒化膜３６
は、セルプレート４６により被覆されている。また、セ
ルプレート４６の上部には、層間絶縁膜４８が形成され
ている。ストレージノード３８およびセルプレート４６
は、ストレージノードコンタクト４４に電圧が印加され
ることにより電荷を蓄えるキャパシタを構成する。
は、セルプレート４６により被覆されている。また、セ
ルプレート４６の上部には、層間絶縁膜４８が形成され
ている。ストレージノード３８およびセルプレート４６
は、ストレージノードコンタクト４４に電圧が印加され
ることにより電荷を蓄えるキャパシタを構成する。
【００１９】次に図２〜図８を参照して、本実施形態の
DRAM２０の製造方法について説明する。図２は、シリコ
ン基板１２上に第１の犠牲酸化層５０が形成されるまで
の工程を説明するための図を示す。DRAM２０の製造工程
では、以下に説明する第１乃至第６ステップの処理が実
行されることによりシリコン基板１２上に第１の犠牲酸
化層５０が形成される。
DRAM２０の製造方法について説明する。図２は、シリコ
ン基板１２上に第１の犠牲酸化層５０が形成されるまで
の工程を説明するための図を示す。DRAM２０の製造工程
では、以下に説明する第１乃至第６ステップの処理が実
行されることによりシリコン基板１２上に第１の犠牲酸
化層５０が形成される。
【００２０】第１ステップでは、シリコン基板２２の表
面にトランスファゲート３２を形成する処理が実行され
る。第２ステップでは、トランスファゲート３２の上部
に第１TEOS層３０を形成するため、TEOSを堆積させる処
理が実行される。第３ステップでは、第１TEOS層３０の
上部にビット線３４を形成する処理が実行される。第４
ステップでは、ビット線３４の上部に第２TEOS層３３を
形成するため、TEOSを堆積させる処理が実行される。第
５ステップでは、第２TEOS層３３の上部にシリコン窒化
膜SiNを堆積させる処理、すなわち、第２TEOS層３３の
上部に窒化膜３６を形成する処理が実行される。そし
て、第６ステップでは、窒化膜３６の上部にTEOSを堆積
させて第１の犠牲酸化層５０を形成する処理が実行され
る。
面にトランスファゲート３２を形成する処理が実行され
る。第２ステップでは、トランスファゲート３２の上部
に第１TEOS層３０を形成するため、TEOSを堆積させる処
理が実行される。第３ステップでは、第１TEOS層３０の
上部にビット線３４を形成する処理が実行される。第４
ステップでは、ビット線３４の上部に第２TEOS層３３を
形成するため、TEOSを堆積させる処理が実行される。第
５ステップでは、第２TEOS層３３の上部にシリコン窒化
膜SiNを堆積させる処理、すなわち、第２TEOS層３３の
上部に窒化膜３６を形成する処理が実行される。そし
て、第６ステップでは、窒化膜３６の上部にTEOSを堆積
させて第１の犠牲酸化層５０を形成する処理が実行され
る。
【００２１】上記の処理が終了すると、次に、ストレー
ジノードコンタクト４４を形成するための処理が実行さ
れる。図３および図４は、ストレージノードコンタクト
４４の形成工程を説明するための図を示す。ストレージ
ノードコンタクト４４の形成工程では以下に示す第７乃
至第１１ステップの処理が実行される。
ジノードコンタクト４４を形成するための処理が実行さ
れる。図３および図４は、ストレージノードコンタクト
４４の形成工程を説明するための図を示す。ストレージ
ノードコンタクト４４の形成工程では以下に示す第７乃
至第１１ステップの処理が実行される。
【００２２】第７ステップでは、写真製版および酸化膜
エッチングにより第１の犠牲酸化層５０の所定部位を除
去する処理が実行される。第８ステップでは、写真製版
および窒化膜エッチングにより窒化膜３６の所定部位を
除去する処理が実行される。第９ステップでは、写真製
版および酸化膜エッチングにより第１および第２TEOS層
３０，３３の所定部位を除去する処理が実行される。上
記第７乃至第９ステップの処理が実行されることによ
り、図３に示す如く、第１および第２TEOS層３０，３
３、窒化膜３６、および第１の犠牲酸化層５０を貫通す
るコンタクトホール５２が形成される。
エッチングにより第１の犠牲酸化層５０の所定部位を除
去する処理が実行される。第８ステップでは、写真製版
および窒化膜エッチングにより窒化膜３６の所定部位を
除去する処理が実行される。第９ステップでは、写真製
版および酸化膜エッチングにより第１および第２TEOS層
３０，３３の所定部位を除去する処理が実行される。上
記第７乃至第９ステップの処理が実行されることによ
り、図３に示す如く、第１および第２TEOS層３０，３
３、窒化膜３６、および第１の犠牲酸化層５０を貫通す
るコンタクトホール５２が形成される。
【００２３】第１０ステップでは、コンタクトホール５
２の内部にドープトポリシリコンを堆積させる処理が実
行される。本ステップにおいて、ドープトポリシリコン
は、窒化膜３６の上方に突出するまで、すなわち、第１
の犠牲酸化層５０の内部に到達するまで堆積させられ
る。第１１ステップでは、上記の如く堆積させられたド
ープトポリシリコンを適当にエッチングすることにより
図４に示すストレージノードコンタクト４４を形成する
処理が行われる。
２の内部にドープトポリシリコンを堆積させる処理が実
行される。本ステップにおいて、ドープトポリシリコン
は、窒化膜３６の上方に突出するまで、すなわち、第１
の犠牲酸化層５０の内部に到達するまで堆積させられ
る。第１１ステップでは、上記の如く堆積させられたド
ープトポリシリコンを適当にエッチングすることにより
図４に示すストレージノードコンタクト４４を形成する
処理が行われる。
【００２４】上記の処理が終了すると、次に、第２の犠
牲酸化層５４の形成工程が実行される。図５は、第２の
犠牲酸化層５４の形成工程を説明するための図を示す。
第２の犠牲酸化層５４の形成工程では、以下に説明する
第１２ステップの処理が実行される。
牲酸化層５４の形成工程が実行される。図５は、第２の
犠牲酸化層５４の形成工程を説明するための図を示す。
第２の犠牲酸化層５４の形成工程では、以下に説明する
第１２ステップの処理が実行される。
【００２５】第１２ステップでは、第１の犠牲酸化層５
０の上部にTEOSを堆積させることにより第２の犠牲酸化
層５４を形成する処理が実行される。
０の上部にTEOSを堆積させることにより第２の犠牲酸化
層５４を形成する処理が実行される。
【００２６】上記の処理が終了すると、次に、ストレー
ジノード形成用スペースの形成工程（以下、スペース形
成工程と称す）が実行される。図６は、スペース形成工
程を説明するための図を示す。スペース形成工程では、
以下に説明する第１３ステップの処理が実行される。
ジノード形成用スペースの形成工程（以下、スペース形
成工程と称す）が実行される。図６は、スペース形成工
程を説明するための図を示す。スペース形成工程では、
以下に説明する第１３ステップの処理が実行される。
【００２７】第１３ステップでは、写真製版および酸化
膜エッチングにより第１の犠牲酸化層５０および第２の
犠牲酸化層５４の所定部位を除去する処理が実行され
る。本ステップにおけるエッチングは、図６に示す如
く、窒化膜３６の表面が露出し、かつ、ストレージノー
ドコンタクト４４の上端が露出するまで実行される。本
ステップの処理が実行されることによりストレージノー
ド形成スペース５６（以下、単にスペース５６と称す）
が形成される。
膜エッチングにより第１の犠牲酸化層５０および第２の
犠牲酸化層５４の所定部位を除去する処理が実行され
る。本ステップにおけるエッチングは、図６に示す如
く、窒化膜３６の表面が露出し、かつ、ストレージノー
ドコンタクト４４の上端が露出するまで実行される。本
ステップの処理が実行されることによりストレージノー
ド形成スペース５６（以下、単にスペース５６と称す）
が形成される。
【００２８】上述の如く、スペース形成工程は、酸化膜
エッチングにより実行される。この場合、窒化膜３６が
エッチングのストッパとして機能する。このため、上記
の手法によれば、スペース形成工程におけるエッチング
条件等に影響されることなく、常に安定に所望のスペー
ス５６を形成することができる。
エッチングにより実行される。この場合、窒化膜３６が
エッチングのストッパとして機能する。このため、上記
の手法によれば、スペース形成工程におけるエッチング
条件等に影響されることなく、常に安定に所望のスペー
ス５６を形成することができる。
【００２９】上記の処理が終了すると、次にストレージ
ノード形成工程が実行される。図７は、ストレージノー
ド形成工程を説明するための図を示す。ストレージノー
ド形成工程では、以下に説明する第１４および１５ステ
ップの処理が実行される。
ノード形成工程が実行される。図７は、ストレージノー
ド形成工程を説明するための図を示す。ストレージノー
ド形成工程では、以下に説明する第１４および１５ステ
ップの処理が実行される。
【００３０】第１４ステップでは、スペース５６の内部
にアモルファスシリコンを堆積させる処理が実行され
る。第１５ステップでは、写真製版およびシリコンエッ
チングにより、スペース５６内のアモルファスシリコン
の所定部位を除去して、図７に示すストレージノード３
８を形成する処理が実行される。
にアモルファスシリコンを堆積させる処理が実行され
る。第１５ステップでは、写真製版およびシリコンエッ
チングにより、スペース５６内のアモルファスシリコン
の所定部位を除去して、図７に示すストレージノード３
８を形成する処理が実行される。
【００３１】上述の如く、本実施形態においては、スト
レージノードコンタクト４４が、窒化膜３６の上部に突
出するように形成されている。上記の構造によれば、ス
ペース５６内に堆積させたアモルファスシリコンと、ス
トレージノードコンタクト４４とを良好に導通させるこ
とができる。このため、本実施形態の製造方法によれ
ば、ストレージノード３８とストレージノードコンタク
ト４４との間に、確実に良好な導通状態を確保すること
ができる。
レージノードコンタクト４４が、窒化膜３６の上部に突
出するように形成されている。上記の構造によれば、ス
ペース５６内に堆積させたアモルファスシリコンと、ス
トレージノードコンタクト４４とを良好に導通させるこ
とができる。このため、本実施形態の製造方法によれ
ば、ストレージノード３８とストレージノードコンタク
ト４４との間に、確実に良好な導通状態を確保すること
ができる。
【００３２】上記の処理が終了すると、次に犠牲酸化層
除去工程が実行される。図８は、犠牲酸化層除去工程を
説明するための図を示す。犠牲酸化層除去工程では、以
下に説明する第１６ステップの処理が実行される。
除去工程が実行される。図８は、犠牲酸化層除去工程を
説明するための図を示す。犠牲酸化層除去工程では、以
下に説明する第１６ステップの処理が実行される。
【００３３】第１６ステップでは、酸化膜エッチングに
より、ストレージノード３８の周囲に残存している第１
および第２の犠牲酸化層５０，５４を除去する処理が実
行される。本実施形態において、第２TEOS層３３は、コ
ンタクトホール５２の領域を除く全ての領域で窒化膜３
６に被覆されている。この場合、酸化膜エッチングの効
果は、窒化膜３６によって確実に遮断され、第２TEOS層
３３には到達しない。
より、ストレージノード３８の周囲に残存している第１
および第２の犠牲酸化層５０，５４を除去する処理が実
行される。本実施形態において、第２TEOS層３３は、コ
ンタクトホール５２の領域を除く全ての領域で窒化膜３
６に被覆されている。この場合、酸化膜エッチングの効
果は、窒化膜３６によって確実に遮断され、第２TEOS層
３３には到達しない。
【００３４】つまり、上記第１６ステップの処理によれ
ば、ストレージノード３８の下部に存在する絶縁層を何
ら浸食することなく不要な犠牲酸化層５０，５４を除去
することができる。このため、本実施形態の製造方法に
よれば、エッチング条件の変動等に関わらず、ストレー
ジノード３８の倒れを有効に防止することができる。従
って、本実施形態の製造方法によれば、高い歩留まりを
確保しつつ、ストレージノード３８を細長い形状とする
こと、すなわち、DRAM２０を小型化することができる。
ば、ストレージノード３８の下部に存在する絶縁層を何
ら浸食することなく不要な犠牲酸化層５０，５４を除去
することができる。このため、本実施形態の製造方法に
よれば、エッチング条件の変動等に関わらず、ストレー
ジノード３８の倒れを有効に防止することができる。従
って、本実施形態の製造方法によれば、高い歩留まりを
確保しつつ、ストレージノード３８を細長い形状とする
こと、すなわち、DRAM２０を小型化することができる。
【００３５】ところで、上記の実施形態においては、ス
トレージノード３８を筒型としているが、本発明はこれ
に限定されるものではなく、ストレージノード３８はフ
ィン型であってもよい。また、ストレージノード３８
は、厚膜で形成することとしてもよい。更に、ストレー
ジノード３８は、その表面を粗面化したものであっても
よい。
トレージノード３８を筒型としているが、本発明はこれ
に限定されるものではなく、ストレージノード３８はフ
ィン型であってもよい。また、ストレージノード３８
は、厚膜で形成することとしてもよい。更に、ストレー
ジノード３８は、その表面を粗面化したものであっても
よい。
【００３６】また、上記の実施形態においては、ストレ
ージノード３８とストレージノードコンタクト４４とを
良好に導通させるために、ストレージノードコンタクト
４４の上端を窒化膜３６の上部に突出させる構造が用い
られている。そして、上記の構造を実現するために、窒
化膜３６の上部に第１の犠牲酸化層５０を形成した後に
ストレージノードコンタクトを形成することとしてい
る。しかしながら、本発明はこれに限定されるものでは
なく、上記の構造を用いることなくストレージノードコ
ンタクト４４とストレージノード３８とを十分に導通さ
せることができる場合には、第１の犠牲酸化層５０の形
成を省略してもよい。
ージノード３８とストレージノードコンタクト４４とを
良好に導通させるために、ストレージノードコンタクト
４４の上端を窒化膜３６の上部に突出させる構造が用い
られている。そして、上記の構造を実現するために、窒
化膜３６の上部に第１の犠牲酸化層５０を形成した後に
ストレージノードコンタクトを形成することとしてい
る。しかしながら、本発明はこれに限定されるものでは
なく、上記の構造を用いることなくストレージノードコ
ンタクト４４とストレージノード３８とを十分に導通さ
せることができる場合には、第１の犠牲酸化層５０の形
成を省略してもよい。
【００３７】尚、上記の実施形態においては、シリコン
酸化物が前記請求項１記載の「第１の絶縁材料」に、第
２TEOS層３３が前記請求項１記載の「基礎絶縁層」に、
上記第４ステップが前記請求項１記載の「基礎絶縁層形
成ステップ」に、それぞれ相当している。
酸化物が前記請求項１記載の「第１の絶縁材料」に、第
２TEOS層３３が前記請求項１記載の「基礎絶縁層」に、
上記第４ステップが前記請求項１記載の「基礎絶縁層形
成ステップ」に、それぞれ相当している。
【００３８】また、上記の実施形態においては、シリコ
ン窒化物が前記請求項１記載の「第２の絶縁材料」に、
窒化膜３６が前記請求項１記載の「エッチングストッパ
膜」に、上記第５ステップが前記請求項１記載の「スト
ッパ膜形成ステップ」に、それぞれ相当している。
ン窒化物が前記請求項１記載の「第２の絶縁材料」に、
窒化膜３６が前記請求項１記載の「エッチングストッパ
膜」に、上記第５ステップが前記請求項１記載の「スト
ッパ膜形成ステップ」に、それぞれ相当している。
【００３９】また、上記の実施形態においては、上記第
６および第１２ステップが前記請求項１記載の「犠牲絶
縁層形成ステップ」に、上記第１３ステップが前記請求
項１記載の「スペース形成ステップ」に、アモルファス
シリコンが前記請求項１記載の「容量性材料」に、上記
第１４および第１５ステップが前記請求項１記載の「ス
トレージノード形成ステップ」に、上記第１６ステップ
が前記請求項１記載の「犠牲絶縁層除去ステップ」に、
それぞれ相当している。
６および第１２ステップが前記請求項１記載の「犠牲絶
縁層形成ステップ」に、上記第１３ステップが前記請求
項１記載の「スペース形成ステップ」に、アモルファス
シリコンが前記請求項１記載の「容量性材料」に、上記
第１４および第１５ステップが前記請求項１記載の「ス
トレージノード形成ステップ」に、上記第１６ステップ
が前記請求項１記載の「犠牲絶縁層除去ステップ」に、
それぞれ相当している。
【００４０】更に、上記の実施形態においては、上記第
６ステップが前記請求項５記載の「第１犠牲絶縁層形成
ステップ」に、上記第７〜第９ステップが前記請求項５
記載の「コンタクトホール形成ステップ」に、上記第１
０および第１１ステップが前記請求項５記載の「コンタ
クト形成ステップ」に、上記第１２ステップが前記請求
項５記載の「第２犠牲絶縁層形成ステップ」に、それぞ
れ相当している。
６ステップが前記請求項５記載の「第１犠牲絶縁層形成
ステップ」に、上記第７〜第９ステップが前記請求項５
記載の「コンタクトホール形成ステップ」に、上記第１
０および第１１ステップが前記請求項５記載の「コンタ
クト形成ステップ」に、上記第１２ステップが前記請求
項５記載の「第２犠牲絶縁層形成ステップ」に、それぞ
れ相当している。
【００４１】実施の形態２．次に、図９を参照して、本
発明の実施の形態２について説明する。図９は、本発明
の実施の形態２のDRAM６０のメモリセルの断面図を示
す。本実施形態のDRAM６０は、図９に示すメモリセルを
複数備えている。
発明の実施の形態２について説明する。図９は、本発明
の実施の形態２のDRAM６０のメモリセルの断面図を示
す。本実施形態のDRAM６０は、図９に示すメモリセルを
複数備えている。
【００４２】上記図１に示すDRAM２０は、第１TEOS層３
０の上部にビット線３４および第２TEOS層３３を備えて
いると共に、第２TEOS層３３の上部に窒化膜３６を備え
ている。本実施形態のDRAM６０は、第１TEOS層３０の上
部に窒化膜３６を備えていると共に、層間絶縁膜４８の
上部にビット線３４を備えている点においてDRAM２０と
相違している。
０の上部にビット線３４および第２TEOS層３３を備えて
いると共に、第２TEOS層３３の上部に窒化膜３６を備え
ている。本実施形態のDRAM６０は、第１TEOS層３０の上
部に窒化膜３６を備えていると共に、層間絶縁膜４８の
上部にビット線３４を備えている点においてDRAM２０と
相違している。
【００４３】本実施形態のDRAM６０の製造工程におい
て、ストレージノード３８は、実施の形態１の場合と同
様の方法で製造される。すなわち、DRAM６０の製造工程
において、ストレージノード３８を取り巻く犠牲酸化層
をエッチングにより除去する際に、窒化膜３６はエッチ
ングストッパとして機能する。上記の製造方法によれ
ば、実施の形態１の場合と同様に、ストレージノード３
８の倒れを有効に防止すること、すなわち、高い歩留ま
りを維持しつつDRAM６０を小型化することができる。
て、ストレージノード３８は、実施の形態１の場合と同
様の方法で製造される。すなわち、DRAM６０の製造工程
において、ストレージノード３８を取り巻く犠牲酸化層
をエッチングにより除去する際に、窒化膜３６はエッチ
ングストッパとして機能する。上記の製造方法によれ
ば、実施の形態１の場合と同様に、ストレージノード３
８の倒れを有効に防止すること、すなわち、高い歩留ま
りを維持しつつDRAM６０を小型化することができる。
【００４４】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
および２記載の発明によれば、ストレージノードを取り
巻く犠牲絶縁層を除去する際に、ストレージノードの下
部に存在する絶縁層が浸食されるのを確実に防止するこ
とができる。このため、本発明によれば、ストレージノ
ードの倒れを有効に防止して、小型の半導体装置を高い
歩留まりで製造することができる。
ているので、以下に示すような効果を奏する。請求項１
および２記載の発明によれば、ストレージノードを取り
巻く犠牲絶縁層を除去する際に、ストレージノードの下
部に存在する絶縁層が浸食されるのを確実に防止するこ
とができる。このため、本発明によれば、ストレージノ
ードの倒れを有効に防止して、小型の半導体装置を高い
歩留まりで製造することができる。
【００４５】請求項３記載の発明によれば、筒型のスト
レージノードの倒れを有効に防止することができる。こ
のため、本発明によれば、小型の半導体装置を高い歩留
まりで製造することができる。
レージノードの倒れを有効に防止することができる。こ
のため、本発明によれば、小型の半導体装置を高い歩留
まりで製造することができる。
【００４６】請求項４記載の発明によれば、エッチング
ストッパ膜が複数のストレージノードの間の全面、およ
び、複数のストレージノードの下部に存在しているた
め、犠牲酸化層の除去に伴って、ストレージノードの安
定性が損なわれるのを有効に防止することができる。
ストッパ膜が複数のストレージノードの間の全面、およ
び、複数のストレージノードの下部に存在しているた
め、犠牲酸化層の除去に伴って、ストレージノードの安
定性が損なわれるのを有効に防止することができる。
【００４７】請求項５記載の発明によれば、ストレージ
ノードコンタクトが、エッチングストッパ膜の上部に突
出しているため、ストレージノードとストレージノード
コンタクトとの間に安定した導通状態を実現することが
できる。
ノードコンタクトが、エッチングストッパ膜の上部に突
出しているため、ストレージノードとストレージノード
コンタクトとの間に安定した導通状態を実現することが
できる。
【図１】 本発明の実施の形態１のDRAMのメモリセルの
断面図である。
断面図である。
【図２】 本発明の実施の形態１のDRAMの製造方法を説
明するための図（その１）である。
明するための図（その１）である。
【図３】 本発明の実施の形態１のDRAMの製造方法を説
明するための図（その２）である。
明するための図（その２）である。
【図４】 本発明の実施の形態１のDRAMの製造方法を説
明するための図（その３）である。
明するための図（その３）である。
【図５】 本発明の実施の形態１のDRAMの製造方法を説
明するための図（その４）である。
明するための図（その４）である。
【図６】 本発明の実施の形態１のDRAMの製造方法を説
明するための図（その５）である。
明するための図（その５）である。
【図７】 本発明の実施の形態１のDRAMの製造方法を説
明するための図（その６）である。
明するための図（その６）である。
【図８】 本発明の実施の形態１のDRAMの製造方法を説
明するための図（その７）である。
明するための図（その７）である。
【図９】 本発明の実施の形態２のDRAMのメモリセルの
断面図である。
断面図である。
【図１０】 従来のストレージノードの製造方法を説明
するための図である。
するための図である。
２０，６０ DRAM、 ２２ シリコン基板、 ３０
第１TEOS層、 ３３ 第２TEOS層、 ３６ 窒化
膜、 ３８ ストレージノード、 ４４ストレージ
ノードコンタクト、 ５０ 第１の犠牲酸化層、
５４ 第２の犠牲酸化層、 ５６ ストレージノード
形成スペース。
第１TEOS層、 ３３ 第２TEOS層、 ３６ 窒化
膜、 ３８ ストレージノード、 ４４ストレージ
ノードコンタクト、 ５０ 第１の犠牲酸化層、
５４ 第２の犠牲酸化層、 ５６ ストレージノード
形成スペース。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 浩明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岸田 健 兵庫県伊丹市東有岡４丁目42−８ 株式会 社エルテック内
Claims (5)
- 【請求項１】 第１の絶縁材料により基礎絶縁層を形成
する基礎絶縁層形成ステップと、 前記基礎絶縁層の上部に、前記第１の絶縁材料と異なる
第２の絶縁材料によりエッチングストッパ膜を形成する
ストッパ膜形成ステップと、 前記エッチングストッパ膜の上部に前記第１の絶縁材料
により犠牲絶縁層を形成する犠牲絶縁層形成ステップ
と、 前記エッチングストッパ膜が露出するまで前記犠牲絶縁
層の所定部位を除去してストレージノード形成用スペー
スを形成するスペース形成ステップと、 前記ストレージノード形成用スペース内に容量性材料に
よりストレージノードを形成するストレージノード形成
ステップと、 前記第１の絶縁材料の除去に適したエッチングにより前
記ストレージノードを取り巻く前記犠牲絶縁層を除去す
る犠牲絶縁層除去ステップと、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁材料は、半導体酸化物で
あり、 前記第２の絶縁材料は、半導体窒化物であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ストレージノードは、筒状に形成さ
れていることを特徴とする請求項１または２記載の半導
体装置の製造方法。 - 【請求項４】 前記ストレージノードは、半導体基板上
に複数形成されていると共に、 前記エッチングストッパ膜は、前記複数のストレージノ
ードの間の全面、および、前記ストレージノードの下部
に存在することを特徴とする請求項１乃至３の何れか１
項記載の半導体装置の製造方法。 - 【請求項５】 前記犠牲絶縁層形成ステップは、前記エ
ッチングストッパ膜の上部に第１の犠牲絶縁層を形成す
る第１犠牲絶縁層形成ステップを備えると共に、 前記第１の犠牲絶縁層および前記エッチングストッパ膜
を貫通するコンタクトホールを形成するコンタクトホー
ル形成ステップと、 前記コンタクトホール内に、前記エッチングストッパ膜
を貫通して前記第１の犠牲絶縁層の内部に到達するスト
レージノードコンタクトを形成するコンタクト形成ステ
ップとを備え、 前記犠牲絶縁層形成ステップは、更に、前記エッチング
ストッパ膜の上部および前記ストレージノードコンタク
トの上部を覆う第２の犠牲絶縁層を形成する第２犠牲絶
縁層形成ステップを備え、 前記スペース形成ステップは、露出したエッチングスト
ッパ膜から、露出したストレージノードコンタクトが突
出する状態が形成されるまで前記第１および第２の犠牲
絶縁層を除去して前記ストレージノード形成用スペース
を形成することを特徴とする請求項１乃至４の何れか１
項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137897A JPH11330397A (ja) | 1998-05-20 | 1998-05-20 | 半導体装置の製造方法 |
| US09/219,786 US6251741B1 (en) | 1998-05-20 | 1998-12-23 | Method of manufacturing a semiconductor device |
| TW088100495A TW413930B (en) | 1998-05-20 | 1999-01-14 | Manufacture of semiconductor device |
| DE19901894A DE19901894B4 (de) | 1998-05-20 | 1999-01-19 | Verfahren zum Herstellen einer Halbleitervorrichtung die einen Speicherknoten aufweist |
| KR10-1999-0001947A KR100396131B1 (ko) | 1998-05-20 | 1999-01-22 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137897A JPH11330397A (ja) | 1998-05-20 | 1998-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330397A true JPH11330397A (ja) | 1999-11-30 |
Family
ID=15209240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10137897A Withdrawn JPH11330397A (ja) | 1998-05-20 | 1998-05-20 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6251741B1 (ja) |
| JP (1) | JPH11330397A (ja) |
| KR (1) | KR100396131B1 (ja) |
| DE (1) | DE19901894B4 (ja) |
| TW (1) | TW413930B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587044B1 (ko) * | 1999-12-29 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 형성방법 |
| KR100702112B1 (ko) * | 2000-08-28 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 스토리지노드 전극 제조방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292938B1 (ko) * | 1998-07-16 | 2001-07-12 | 윤종용 | 고집적디램셀커패시터및그의제조방법 |
| JP4406945B2 (ja) * | 1998-11-24 | 2010-02-03 | ソニー株式会社 | 半導体記憶装置の製造方法 |
| KR100317972B1 (ko) * | 1999-11-05 | 2001-12-24 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 및 그에 의해제조된 커패시터 |
| KR100603590B1 (ko) * | 1999-12-28 | 2006-07-24 | 주식회사 하이닉스반도체 | 반도체 소자의 전하저장전극용 콘택 플러그 형성방법 |
| KR100375221B1 (ko) * | 2000-07-10 | 2003-03-08 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
| KR100699812B1 (ko) * | 2000-08-25 | 2007-03-27 | 삼성전자주식회사 | 반도체 장치의 캐패시터 제조방법 |
| KR100415519B1 (ko) * | 2001-06-29 | 2004-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100438781B1 (ko) | 2001-12-05 | 2004-07-05 | 삼성전자주식회사 | 금속-절연체-금속 캐패시터 및 그 제조방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290729A (en) | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| US5084405A (en) | 1991-06-07 | 1992-01-28 | Micron Technology, Inc. | Process to fabricate a double ring stacked cell structure |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| US5192702A (en) | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
| JPH0621393A (ja) | 1992-07-06 | 1994-01-28 | Matsushita Electron Corp | 半導体メモリー装置の製造方法 |
| JPH0661443A (ja) | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5550076A (en) * | 1995-09-11 | 1996-08-27 | Vanguard International Semiconductor Corp. | Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby |
| US5518948A (en) * | 1995-09-27 | 1996-05-21 | Micron Technology, Inc. | Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip |
| KR0186069B1 (ko) * | 1995-12-28 | 1999-03-20 | 문정환 | 스택형 디램 셀의 캐패시터 제조방법 |
| JPH09232542A (ja) | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置およびその製造方法 |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
| US5726086A (en) * | 1996-11-18 | 1998-03-10 | Mosel Vitelic Inc. | Method of making self-aligned cylindrical capacitor structure of stack DRAMS |
| US5972769A (en) * | 1996-12-20 | 1999-10-26 | Texas Instruments Incoporated | Self-aligned multiple crown storage capacitor and method of formation |
| GB2336714B (en) * | 1997-12-24 | 2000-03-08 | United Semiconductor Corp | Method of fabricating capacitor |
-
1998
- 1998-05-20 JP JP10137897A patent/JPH11330397A/ja not_active Withdrawn
- 1998-12-23 US US09/219,786 patent/US6251741B1/en not_active Expired - Fee Related
-
1999
- 1999-01-14 TW TW088100495A patent/TW413930B/zh not_active IP Right Cessation
- 1999-01-19 DE DE19901894A patent/DE19901894B4/de not_active Expired - Fee Related
- 1999-01-22 KR KR10-1999-0001947A patent/KR100396131B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587044B1 (ko) * | 1999-12-29 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 형성방법 |
| KR100702112B1 (ko) * | 2000-08-28 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 스토리지노드 전극 제조방법 |
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