KR0179798B1 - 디램 셀 캐패시터 제조방법 - Google Patents

디램 셀 캐패시터 제조방법 Download PDF

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Abstract

본 발명에 의한 디램 셀 캐패시터 제조방법은, 스위칭 트랜지스터 및 비트 라인이 구비되어 있는 기판 상에 제1 절연막을 형성하는 공정과; 상기 제1 절연막 상에 서로 소정 간격 이격되도록 식각저지막을 형성하는 공정과; 상기 식각저지막을 포함한 제1 절연막 상에 제2 절연막을 형성하는 공정과; 기판 표면이 소정 부분 노출되도록 제2 절연막과 제1 절연막을 식각하여 콘택 홀을 형성하는 공정과; 상기 콘택 홀을 포함한 제2 절연막 상의 소정 부분에 수평 노드 전극과, 상기 수평 노드 전극 상에 제3 절연막을 형성하는 공정과; 상기 제3 절연막과 수평 노드 전극을 마스크로 제2 절연막을 식각하는 공정과; 상기 제3 절연막과 수평 노드 전극 및 제2 절연막 측면에 수직 노드 전극을 형성하는 공정과; 상기 제3 절연막을 제거하는 공정 및; 상기 수평 및 수직 노드 전극을 포함한 식각저지막 상에 유전체막을 형성하고, 그 위에 플레이트 전극을 형성하는 공정으로 이루어져, 캐패시터 점유 면적이 종래의 U 셀 캐패시터와 동일하다고 할때, 제2 절연막의 두께 조절을 통하여 셀 캐패시터의 표면적을 용이하게 조절할 수 있을 뿐 아니라 셀 캐패시터의 정전용량을 자유로이 증가시킬 수 있고, 보다 큰 정보 유지 시간(charge retention time) 및 리프레쉬(refresh) 시간을 확보할 수 있는 고신뢰성이 디램 셀을 구현할 수 있게 된다.

Description

디렘 셀 캐패시터 제조방법
제1(a)도 내지 제1(d)도는 종래 기술에 따른 U 모양의 셀 캐패시터 제조방법을 도시한 공정수순도.
제2(a)도 내지 제2(d)도는 본 발명에 따른 H 모양의 셀 캐패시터 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
S : 기판 101 : 격리막
102 : 게이트 절연막 103 : 게이트
104 : 셀 캐패시터의 확산영역 105,105' : 제1 및 제2 CVD 산화막
106 : 비트 라인 107 : 제1 절연막
108 : 식각저지막 109 : 제2 절연막
110 : 제1 도전성막 111 : 제3 절연막
112 : 감광막 패턴 113 : 제2 도전성막
114 : 유전체막 115 : 제3 도전성막
116 : 제4 절연막
본 발명은 반도체 메모리 셀의 캐패시터 제조방법에 관한 것으로, 특히 기준 U 모양의 디램(dynamic random access memory;이하 DRAM이라 한다) 셀 캐패시터 보다 정전용량을 증가시킬 수 있도록 설계된 H 모양의 디램 셀 캐패시터 제조방법에 관한 것이다.
반도체 메모리 기술 분야에 있어서는, 최근까지 계속 하나의 칩 상에 메모리 셀의 수를 증가시키려는 노력이 경주되고 있다. 이와 같이 제한된 칩 표면 상에 다수의 메모리 셀을 형성하기 위해서는 메모리 셀 어레이의 면적을 최소화하는 것이 무엇보다 중요한 관건이다.
상기 요건을 적용시킨 가장 대표적인 예로는, 최소 면적의 측면에서 1개의 트랜지스터와 1개의 캐패시터로 메모리 셀을 구성하는 DRAM을 들 수 있다.
그러나 상기 메모리 셀에 있어서 실제 대부분의 면적을 차지하는 부분은 바로 캐패시터가 차지하는 면적이므로, 반도체 소자가 고집적화되어감에 따라 상기 캐패시터가 점유하는 면적을 최소화하면서도 그 용량을 크게 하여 정보검출이 용이하도록 해 주어야 한다.
이와 같이 캐패시터가 점유하는 면적을 최소화하고, 캐패시터의 용량을 최대화하기 위한 한 방편으로 대두된 것이 바로 COB(capacitor on bit line) 구조로서, 그 대표적인 예로는 원통형으로 캐패시터의 면적을 확보한 실린더 구조를 들 수 있다.
제1(a)도 내지 제1(d)도에는 이러한 실린더형 구조를 갖는 U 모양의 디램 셀 캐패시터 제조공정을 나타낸 공정수순도가 도시되어 있다. 실린더 구조는 메모리 셀 영역을 늘리지 않고도 캐패시터의 유효면적을 최대화할 수 있도록 설계된 구조로서, 상기 공정수순도를 참조하여 그 제조공정을 개략적으로 살펴보면 다음과 같다.
먼저, 제1(a)도에 도시된 바와 같이 p형 실리콘 기판(S)의 소자격리영역에 격리막(1)을 성장시킨 후, 게이트 절연막(2)과 게이트(3)를 형성하고, 상기 게이트(3) 좌/우측 기판(S) 내에 셀 캐패시터의 확산영역(4)인 소오스/드레인 영역을 형성하여 스위칭 트랜지스터를 형성한다.
이어, 상기 게이트(3)를 포함한 기판(S) 전면에 절연막인 제1 CVD 산화막(5)을 형성하고, 게이트(3) 사이의 기판(S) 표면이 소정 부분 노출되도록 비트 접합(contact) 마스크를 사용하여 제1 CVD 산화막(5)을 소정 부분 식각한 다음, 상기 스위칭 트랜지스터의 각 드레인 영역과 연결되도록 도전성막의 비트 라인(6)을 형성한다.
그후, 상기 비트 라인(6)을 포함한 제1 CVD 산화막(5) 상에 다시 절연막인 제2 CVD 산화막(5')을 형성하고, 상기 제2 CVD 산화막(5') 상에 식각저지막(8)인 CVD 질화막을 증착한 후, 셀(cell) 접합 마스크를 사용하여 기판(S) 표면이 소정 부분 드러나도록 식각저지막(8)과 제2 및 제1 CVD 산화막(5'),(5)을 식각하여 콘택 홀을 형성한다. 이후의 공정부터는 편의상 제1 및 제2 CVD 산화막(5),(5')을 부재번호 7로 표기한다.
그 다음, 제1(B)도에 도시된 바와 같이 상기 콘택 홀을 포함한 식각저지막(8) 상에 제1 도전성막(예컨대, 다결정실리콘)(10)을 증착하고, 상기 제1 도전성막(10) 상에 제2 절연막(11)인 CVD 산화막을 증착한후, 그 위에 노드 마스크로 사용될 감광막 패턴(12)을 서로 소정 간격 이격되도록 형성한 다음, 상기 감광막 패턴(12)을 마스크로 제2 절연막(11)과 제1 도전성막(10)을 식각하여 수평 노드 전극을 형성한다.
계속해서, 제1(c)도에 도시된 바와 같이 상기 감광막 패턴(12)을 제거하고, 수평 노드 전극의 측면과 제2 절연막(11)을 포함한 식각저지막(8) 상에 수직 노드 전극을 형성한다. 이때, 상기 수직 노드 전극사이 즉, 비트 라인(6) 상의 식각저지막(8) 표면이 드러나게 된다.
그후, 제1(d)도에 도시된 바와 같이 상기 수평 노드 전극 위에 있는 제2 절연막(11)을 습식식각법으로 제거하고, 수평 노드 전극과 수직 노드 전극 및 식각저지막(8) 표면에 고유전율을 갖는 유전체막(14)으로서, 질화막, Ta2O5, BaSrTiO3등의 박막을 증착한 다음, 상기 유전체막(14) 상에 제3 도전성막(예컨대, 다결정실리콘)(15)을 증착하여 플레이트 전극을 형성하고, 그 위에 제3 절연막(16)을 증착하여 DRAM 셀 제조를 완료한다. 이러한 모양의 DRAM 셀을 U 모양의 셀 이라 한다.
이 구조에서 셀 캐패시터의 용량 C1은 수평 및 수직 노드 전극(10),(13)과 플레이트 전극(15) 사이에 증착된 고유전율을 갖는 유전체막(14)의 두께 d1과, 수평 및 수직 노드 전극(10),(13)과 플레이트 전극(15)이 접한 부분의 면적 A1에 의하여 다음과 같이 계산된다.
C1= ( 1 1 1 1 1
따라서, 유전율 1과 면적 A1이 클수록, 그리고 유전체막의 두께 d1이 얇을수록 캐패시터의 용량 C1이 증가하게 된다. 이와 같이 수직 노드 전극을 형성하는 이유는 면적 A1를 증가시키기 위한 것이며, 이때 수직 노드 전극의 높이가 높을 수록 동일한 점유면적을 갖는 캐패시터에 대해 큰 용량 C1를 얻을 수 있게 된다.
그러나, 이와 같이 수직 노드 전극의 높이를 위로만 증가시켜 캐패시터의 정전용량을 확보하고자 할 경우에는 공정 기술 적용상 그 높이 증가에 제한을 받게 되어, 캐패시터의 면적을 증가시키는 데에 한계가 따르게 된다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, H 모양을 가지도록 DRAM 셀 캐패시터를 제조하므로써, 기존 U 모양의 디램 셀 캐패시터 보다 정전용량을 증가시킬 수 있도록 한 DRAM 셀 캐패시터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 DRAM 셀 캐패시터 제조방법은, 스위칭 트랜지스터 및 비트 라인이 구비되어 있는 기판 상에 제1 절연막을 형성하는 공정과; 상기 제1 절연막 상에 서로 소정 간격 이격되도록 식각저지막을 형성하는 공정과; 상기 식각저지막을 포함한 제1 절연막 상에 제2 절연막을 형성하는 공정과; 기판 표면이 소정 부분 노출되도록 제2 절연막과 제1 절연막을 식각하여 콘택홀을 형성하는 공정과; 상기 콘택 홀을 포함한 제2 절연막 상의 소정 부분에 수평 노드 전극과, 상기 수평 노드 전극 상에 제3 절연막을 형성하는 공정과; 상기 제3 절연막과 수평 노드 전극을 마스크로 제2 절연막을 식각하는 공정과; 상기 제3 절연막과 수평 노드 전극 및 제2 절연막 측면에 수직 노드 전극을 형성하는 공정과; 상기 제3 절연막을 제거하는 공정 및; 상기 수평 및 수직 노드 전극을 포함한 식각저지막상에 유전체막을 형성하고, 그 위체 플레이트 전극을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기 공정 결과, DRAM 셀 캐패시터의 정전용량을 증가시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 H 모양의 셀 캐패시터 제조를 통하여 캐패시터의 정전용량을 증가시키고자 한 것으로, 그 제조공정을 제2(a)도 내지 제2(d)도에 도시된 공정수순도를 이용하여 살펴보면 다음과 같다.
먼저, 제2(a)도에 도시된 바와 같이 p형 실리콘 기판(S)의 소자격리영역에 격리막(101)을 성장시킨 후, 게이트 절연막(102)과 게이트(103)를 형성하고, 상기 게이트(103) 좌/우측 기판(S) 내에 셀 캐패시터의 확산영역(104)인 소오스/드레인 영역을 형성하여 스위칭 트랜지스터 제조한다.
이어, 상기 게이트(103)를 포함한 기판(S) 전면에 절연막인 제1 CVD 산화막(105)을 형성하고, 비트 접합(contact) 마스크를 사용하여 게이트(103) 사이의 기판(S) 표면이 소정 부분 노출되도록 제1 CVD 산화막(105)을 소정 부분 식각한 다음, 상기 스위칭 트랜지스터의 각 드레인 영역과 연결되도록 도전성막의 비트 라인(106)을 형성한다.
그후, 상기 비트 라인(106)을 포함한 제1 CVD 산화막(105) 상에 다시 절연막인 제2 CVD 산화막(105')을 형성하고, 상기 제2 CVD 산화막(105') 상에 식각저지막(108)으로서, 100Å 내지 3000Å의 두께를 갖는 CVD 질화막을 서로 소정 간격 이격되도록 형성한다. 이후의 공정 부터는 편의상 제1 및 제2 CVD 산화막(105),(105')을 제1 절연막(107)으로 표기한다.
이어, 상기 식각저지막(108)을 포함한 제1 절연막(107) 상에 다시 제2 절연막(109)인 CVD 산화막을 500Å 내지 10000Å의 두께로 형성하고, 셀(cell) 접합 마스크를 사용하여 기판(S) 표면이 소정 부분 노출 되도록 제2 절연막(109)과 제1 절연막(107)을 식각하여 콘택 홀을 형성한다.
이때, 상기 식각저지막은(108)은 CVD 질화막 외에 제2 절연막(109)과 식각선택성이 있는 임의의 박막을 이용하여 형성할 수도 있으며, 상기 제2 절연막(109)은 CVD 산화막 외에 식각저지막(108)인 CVD 질화막과 식각선택성이 있는 임의의 박막으로 형성할 수도 있다.
그 다음, 제2(b)도에 도시된 바와 같이 상기 콘택 홀을 포함한 제2 절연막(109) 상에 제1 도전성막(예컨대, 다결정실리콘)(110)을 500Å 내지 3000Å의 두께로 증착하고, 그 위에 제3 절연막(111)인 CVD 산화막을 증착한 뒤, 상기 제3 절연막(111) 상에 서로 소정 간격 이격되도록 감광막 패턴(112)을 형성한 다음, 상기 감광막 패턴(112)을 노드 마스크로 제3 절연막(111)과 제1 도전성막(110)을 식각하여 제1 도전성막으로 이루어진 수평 노드 전극을 형성한다.
이어, 상기 감광막 패턴(112)과 수평 노드 전극을 마스크로 식각저지막(108)의 표면이 노출될때 까지 제2 절연막(109)을 건식식각한 후, 감광막 패턴(112)을 제거한다.
계속해서, 제2(c)도에 도시된 바와 같이 상기 제2 절연막(109)과 수평 노드 전극 및 제3 절연막(111)을 포함한 식각저지막(108) 상에 제2 도전성막(예컨대, 다결정실리콘)(113)을 500Å 내지 3000Å의 두께로 증착하고, 이를 건식식각한다. 그 결과, 제2 절연막(109)과 수평 노드 전극 및 제3 절연막(111) 측면에 제2 도전성막으로 이루어진 수직 노드 전극(13)이 형성된다.
마지막으로, 제2(d)도에 도시된 바와 같이 습식식각법을 사용하여 수평 노드 전극 위에 있는 제3 절연막(111)을 제거하고, 수평 노드 전극과 수직 노드 전극 및 식각저지막(108) 표면에 고유전율을 갖는 유전체막(114)으로서, 질화막, Ta2O5, BaSrTiO3등의 박막을 증착한 다음, 상기 유전체막(114) 상에 제3 도전성막(예컨대, 다결정실리콘)(115)을 증착하여 플레이트 전극을 형성하고, 그 위에 제4 절연막(116)을 증착하여 DRAM 셀 제조를 완료한다. 그 결과, 도시된 바와 같은 H 모양의 셀이 형성된다.
상기 구조에서 셀 캐패시터의 용량 C2은, 수평 및 수직 노드 전극과 플레이트 전극 사이에 증착된 고유전율 2를 갖는 유전체막(114)의 두께 d2와, 그리고 수평 및 수직 노드 전극과 플레이트 전극이 접한 부분의 면적 A2에 의하여 다음과 같이 계산된다.
C2= ( 2/d2)ㆍA2[여기서, d2: 셀 캐패시터 유전체막 두께, 2: 셀 캐패시터 유전체막의 유전율]
여기서, 면적 A2는 수직 노드 전극의 높이가 증가할수록, 그리고 수평 노드 전극의 깊이가 깊을수록 증가하게 된다.
즉, 본 발명에서 제안된 H 모양의 DRAM 셀 캐패시터는 수직 노드 전극의 높이를 증가시켜 캐패시터의 표면적을 증가시킬 수 있을 뿐 아니라, 제2 절연막(109)의 두께를 증가시켜 수평 노드 전극의 깊이를 증가시킴으로써 표면적 A2를 증가시킬 수도 있다.
상술한 바와 같이 본 발명에 의하면, 1) 캐패시터 점유면적이 종래의 U 셀 캐패시터와 동일하다고 할때, 제2 절연막의 두께 조절을 통하여 셀 캐패시터의 표면적을 용이하게 조절할 수 있을 뿐 아니라 이로 인해 셀 캐패시터의 정전용량을 자유로이 증가시킬 수 있고, 2) 큰 정전용량을 갖는 DRAM 셀 제작이 가능하여 보다 큰 정보 유지 시간(charge retention time) 및 리프레쉬(refresh) 시간을 갖는 고신뢰성의 DRAM 셀을 구현할 수 있게 된다.

Claims (6)

  1. 스위칭 트랜지스터 및 비트 라인이 구비되어 있는 기판 상에 제1 절연막을 형성하는 공정과; 상기 제1 절연막 상에 서로 소정 간격 이격되도록 식각저지막을 형성하는 공정과; 상기 식각저지막을 포함한 제1 절연막 상에 제2 절연막을 형성하는 공정과; 기판 표면이 소정 부분 노출되도록 제2 절연막과 제1 절연막을 식각하여 콘택 홀을 형성하는 공정과; 상기 콘택 홀을 포함한 제2 절연막 상의 소정 부분에 수평 노드 전극과, 상기 수평 노드 전극 상에 제3 절연막을 형성하는 공정과; 상기 제3 절연막과 수평 노드 전극을 마스크로 제2 절연막을 식각하는 공정과; 상기 제3 절연막과 수평 노드 전극 및 제2 절연막 측면에 수직 노드 전극을 형성하는 공정과; 상기 제3절연막을 제거하는 공정 및; 상기 수평 및 수직 노드 전극을 포함한 식각저지막 상에 유전체막을 형성하고, 그 위체 플레이트 전극을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 디램 셀 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 식각저지막은 질화막 또는 제2 절연막과 식각선택성 있는 임의의 박막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 디램 셀 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제2 절연막은 500Å 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 디램 셀 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 제2 절연막은 산화막 또는 식각저지막과 식각선택성이 있는 임의의 박막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 디램 셀 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 수평 노드 전극과 수직 노드 전극 및 플레이트 전극은 도전성막으로 형성하는 것을 특징으로 하는 디램 셀 캐패시터 제조방법.
  6. 제1항에 있어서, 상기 제3 절연막과 수평 노드 전극 및 제2 절연막 측면에 수직 노드 전극을 형성하는 공정은, 상기 제3 절연막과 수평 노드 전극 및 제2 절연막을 포함한 식각저지막 표면에 도전성막을 증착하고, 이를 건식식각하여 형성하는 것을 특징으로 하는 디램 셀 캐패시터 제조방법.
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