JPH10313100A - Ｄｒａｍセル装置及びその製造方法 - Google Patents
Ｄｒａｍセル装置及びその製造方法Info
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- JPH10313100A JPH10313100A JP10134226A JP13422698A JPH10313100A JP H10313100 A JPH10313100 A JP H10313100A JP 10134226 A JP10134226 A JP 10134226A JP 13422698 A JP13422698 A JP 13422698A JP H10313100 A JPH10313100 A JP H10313100A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリセルとして１トランジスタ・メモリセル
を有し、１ギガビット世代に必要な集積密度に製造可能
なＤＲＡＭセル装置を提供する。 【解決手段】メモリセル当たり１つの縦型ＭＯＳトラン
ジスタを備え、その第一のソース／ドレイン領域（Ｓ／
Ｄ１）はそれぞれ２つの隣接したトランジスタに属し、
１つのビット線（Ｂｌ）に接し、その第二のソース／ド
レイン領域（Ｓ／Ｄ２）はメモリ交点（Ｓｐ）と接続さ
れ、そのゲート電極（Ｇ）はゲート酸化膜（Ｉ２）が接
している２つの側面を備えている。
を有し、１ギガビット世代に必要な集積密度に製造可能
なＤＲＡＭセル装置を提供する。 【解決手段】メモリセル当たり１つの縦型ＭＯＳトラン
ジスタを備え、その第一のソース／ドレイン領域（Ｓ／
Ｄ１）はそれぞれ２つの隣接したトランジスタに属し、
１つのビット線（Ｂｌ）に接し、その第二のソース／ド
レイン領域（Ｓ／Ｄ２）はメモリ交点（Ｓｐ）と接続さ
れ、そのゲート電極（Ｇ）はゲート酸化膜（Ｉ２）が接
している２つの側面を備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭセル装
置及びその製造方法に関する。
置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセル装置、即ち、動的な、選択
自由にアクセス可能なメモリセル装置には殆ど主として
いわゆる１トランジスタ・メモリセルが使用される。１
トランジスタ・メモリセルは１つの読み出しトランジス
タと１つのメモリ・キャパシタとを持っている。メモリ
・キャパシタには情報が、論理データ０或いは１を表す
電荷の形で記憶されている。読み出しトランジスタをワ
ード線を介して制御することによりこの情報はビット線
を介して読み出すことができる。
自由にアクセス可能なメモリセル装置には殆ど主として
いわゆる１トランジスタ・メモリセルが使用される。１
トランジスタ・メモリセルは１つの読み出しトランジス
タと１つのメモリ・キャパシタとを持っている。メモリ
・キャパシタには情報が、論理データ０或いは１を表す
電荷の形で記憶されている。読み出しトランジスタをワ
ード線を介して制御することによりこの情報はビット線
を介して読み出すことができる。
【０００３】メモリ世代からメモリ世代へメモリ密度は
増加しているので、１トランジスタ・メモリセルの必要
な面積は世代から世代へ削減されなければならない。構
造寸法の削減にはその時々の技術において製作可能な最
小の構造寸法Ｆによって限界があるので、これはまた１
トランジスタ・メモリセルの変更にも関連している。か
くして１メガビット世代までは読み出しトランジスタも
またメモリ・キャパシタもプレーナ素子として実現され
てきた。４メガビットメモリ世代以降は面積のさらなる
削減が読み出しトランジスタ及びメモリ・キャパシタの
３次元配置によって行われねばならなかった。
増加しているので、１トランジスタ・メモリセルの必要
な面積は世代から世代へ削減されなければならない。構
造寸法の削減にはその時々の技術において製作可能な最
小の構造寸法Ｆによって限界があるので、これはまた１
トランジスタ・メモリセルの変更にも関連している。か
くして１メガビット世代までは読み出しトランジスタも
またメモリ・キャパシタもプレーナ素子として実現され
てきた。４メガビットメモリ世代以降は面積のさらなる
削減が読み出しトランジスタ及びメモリ・キャパシタの
３次元配置によって行われねばならなかった。
【０００４】その１つの方法は、メモリ・キャパシタを
プレーナ構造でなく、トレンチにおいて実現することで
ある（例えば、Ｋ．山田他「４メガビットＤＲＡＭのた
めの深掘りトレンチ・キャパシタ技術（A deep trenche
d Capacitor technology for 4MBit DRAMs)」、ＩＥＤ
Ｍ（国際電子デバイス及び材料）会報８５、７０２ペー
ジを参照）。
プレーナ構造でなく、トレンチにおいて実現することで
ある（例えば、Ｋ．山田他「４メガビットＤＲＡＭのた
めの深掘りトレンチ・キャパシタ技術（A deep trenche
d Capacitor technology for 4MBit DRAMs)」、ＩＥＤ
Ｍ（国際電子デバイス及び材料）会報８５、７０２ペー
ジを参照）。
【０００５】もう１つの方法は、例えば、米国特許第５
３７６５７５号明細書に記載されているように、縦型の
ＭＯＳトランジスタを使用することである。そこに記載
された製造方法において、各縦型ＭＯＳトランジスタに
はトレンチの２つの対向側面に沿ってビット線が配置さ
れている。この側面の上部領域にＭＯＳトランジスタの
ドレイン領域として機能するドーピング領域が設けられ
ている。側面の表面はゲート酸化膜を備えている。さら
にゲート酸化膜の対向する表面を覆ってゲート電極が設
けられている。ゲート電極はその下に埋め込まれて配置
されたビット線に対して及びその上に配置されたメモリ
交点に対してそれぞれ１つの絶縁膜によって絶縁されて
いる。基板の表面にはビット線に対して直角方向に延び
るフラットなトレンチが設けられ、この中にビット線に
対して直角方向に延びるワード線が配置されている。ワ
ード線は側方でゲート電極に接し、このようにしてゲー
ト電極に接続されている。この方法で得られるメモリセ
ルの最小面積は６Ｆ2 である。なおＦはその時々の技術
において最小に作り得る構造寸法である。
３７６５７５号明細書に記載されているように、縦型の
ＭＯＳトランジスタを使用することである。そこに記載
された製造方法において、各縦型ＭＯＳトランジスタに
はトレンチの２つの対向側面に沿ってビット線が配置さ
れている。この側面の上部領域にＭＯＳトランジスタの
ドレイン領域として機能するドーピング領域が設けられ
ている。側面の表面はゲート酸化膜を備えている。さら
にゲート酸化膜の対向する表面を覆ってゲート電極が設
けられている。ゲート電極はその下に埋め込まれて配置
されたビット線に対して及びその上に配置されたメモリ
交点に対してそれぞれ１つの絶縁膜によって絶縁されて
いる。基板の表面にはビット線に対して直角方向に延び
るフラットなトレンチが設けられ、この中にビット線に
対して直角方向に延びるワード線が配置されている。ワ
ード線は側方でゲート電極に接し、このようにしてゲー
ト電極に接続されている。この方法で得られるメモリセ
ルの最小面積は６Ｆ2 である。なおＦはその時々の技術
において最小に作り得る構造寸法である。
【０００６】ドイツ特許出願公開第３８４４１２０号明
細書から、半導体基板にトレンチを設けたＤＲＡＭ装置
が公知である。ドレイン領域はトレンチの底に設けられ
ている。基板の表面にはソース領域が設けられている。
トレンチの側壁はゲート酸化膜とゲート電極とを備え、
チャネル領域として作用する。ゲート電極は絶縁層内に
埋め込まれており、この絶縁層中でコンタクトホールが
トレンチの底にあるドレイン領域の表面にまで達し、１
つの電極を備えている。トレンチの脇には半導体基板の
表面にキャパシタが設けられている。キャパシタとトラ
ンジスタとを横方向に配置することはメモリセルの面積
の増大を意味する。
細書から、半導体基板にトレンチを設けたＤＲＡＭ装置
が公知である。ドレイン領域はトレンチの底に設けられ
ている。基板の表面にはソース領域が設けられている。
トレンチの側壁はゲート酸化膜とゲート電極とを備え、
チャネル領域として作用する。ゲート電極は絶縁層内に
埋め込まれており、この絶縁層中でコンタクトホールが
トレンチの底にあるドレイン領域の表面にまで達し、１
つの電極を備えている。トレンチの脇には半導体基板の
表面にキャパシタが設けられている。キャパシタとトラ
ンジスタとを横方向に配置することはメモリセルの面積
の増大を意味する。
【０００７】Ｐ．チャッタリー(Chatterjee)他、ＩＥＤ
Ｍ８６、１２８〜１３１頁には、読み出しトランジスタ
が縦型のトランジスタとして形成されているＤＲＡＭセ
ル構造が言及されている。この読み出しトランジスタ
は、ゲート電極をリング状に包囲し、ビット線の部分で
ある第一のソース／ドレイン領域を備えている。この読
み出しトランジスタの第二のソース／ドレイン領域は、
ゲート電極の下にある凹部に実現されたメモリ交点のド
ープ物質を拡散することによって作られる。一部がゲー
ト電極からなるワード線はビット線の上を延びている。
この読み出しトランジスタは少なくともビット線に対し
て平行なゲート電極の側面を有している。メモリセルの
面積は９Ｆ2 である。
Ｍ８６、１２８〜１３１頁には、読み出しトランジスタ
が縦型のトランジスタとして形成されているＤＲＡＭセ
ル構造が言及されている。この読み出しトランジスタ
は、ゲート電極をリング状に包囲し、ビット線の部分で
ある第一のソース／ドレイン領域を備えている。この読
み出しトランジスタの第二のソース／ドレイン領域は、
ゲート電極の下にある凹部に実現されたメモリ交点のド
ープ物質を拡散することによって作られる。一部がゲー
ト電極からなるワード線はビット線の上を延びている。
この読み出しトランジスタは少なくともビット線に対し
て平行なゲート電極の側面を有している。メモリセルの
面積は９Ｆ2 である。
【０００８】ドイツ特許第１９５１９１６０号明細書に
はメモリセル当たり１つの縦型ＭＯＳトランジスタを有
するＤＲＡＭセル装置が提案されている。このＭＯＳト
ランジスタの第一のソース／ドレイン領域はメモリ・キ
ャパシタのメモリ交点に接続され、そのチャネル領域は
リング状にゲート電極により取り囲まれ、その第二のソ
ース／ドレイン領域は埋め込まれたビット線に接続され
ている。メモリ・キャパシタはプレーナ型容量かスタッ
ク型容量かである。このＤＲＡＭセル装置は４Ｆ2 のメ
モリセル面積で作ることができる。
はメモリセル当たり１つの縦型ＭＯＳトランジスタを有
するＤＲＡＭセル装置が提案されている。このＭＯＳト
ランジスタの第一のソース／ドレイン領域はメモリ・キ
ャパシタのメモリ交点に接続され、そのチャネル領域は
リング状にゲート電極により取り囲まれ、その第二のソ
ース／ドレイン領域は埋め込まれたビット線に接続され
ている。メモリ・キャパシタはプレーナ型容量かスタッ
ク型容量かである。このＤＲＡＭセル装置は４Ｆ2 のメ
モリセル面積で作ることができる。
【０００９】１ギガビット世代におけるＤＲＡＭのメモ
リセルの面積は僅か約０．２μｍ2であることが望まれ
ている。メモリ・キャパシタは、この場合、２０〜３０
ｆＦの容量を持たねばならない。このような容量は、１
ギガビット世代において提供可能なセル面積ではプレー
ナ型並びにスタック型容量においてもかなりのコストを
もって初めて達成することができる。即ち、プレーナ型
容量の場合容量誘電体は特に高い誘電体定数を持った物
質で作られねばならない。このために適した公知の強及
び常誘電体物質は通常の、ＤＲＡＭの製造に使用される
装置を汚染するので、誘電体を形成するために、製造さ
れるべきＤＲＡＭは付加した第二の装置に移されねばな
らない。スタック型容量の場合には、メモリ・キャパシ
タの面積従って容量を大きくするためにポリシリコンか
らなる比較的複雑な構造を必要とし、その製造はセル面
積が小さければ小さい程それだけ困難になる。
リセルの面積は僅か約０．２μｍ2であることが望まれ
ている。メモリ・キャパシタは、この場合、２０〜３０
ｆＦの容量を持たねばならない。このような容量は、１
ギガビット世代において提供可能なセル面積ではプレー
ナ型並びにスタック型容量においてもかなりのコストを
もって初めて達成することができる。即ち、プレーナ型
容量の場合容量誘電体は特に高い誘電体定数を持った物
質で作られねばならない。このために適した公知の強及
び常誘電体物質は通常の、ＤＲＡＭの製造に使用される
装置を汚染するので、誘電体を形成するために、製造さ
れるべきＤＲＡＭは付加した第二の装置に移されねばな
らない。スタック型容量の場合には、メモリ・キャパシ
タの面積従って容量を大きくするためにポリシリコンか
らなる比較的複雑な構造を必要とし、その製造はセル面
積が小さければ小さい程それだけ困難になる。
【００１０】
【発明が解決しようとする課題】この発明の課題は、メ
モリセルとして１トランジスタ・メモリセルを有し、１
ギガビット世代用として必要な集積密度で製造すること
ができるＤＲＡＭセル装置を提示することにある。さら
にこのようなＤＲＡＭセル装置の製造方法を提供しよう
とするものである。
モリセルとして１トランジスタ・メモリセルを有し、１
ギガビット世代用として必要な集積密度で製造すること
ができるＤＲＡＭセル装置を提示することにある。さら
にこのようなＤＲＡＭセル装置の製造方法を提供しよう
とするものである。
【００１１】
【課題を解決するための手段】この課題は、請求項１に
記載のＤＲＡＭセル装置により、並びに請求項８に記載
の製造方法により解決される。この発明のその他の構成
例はその余の請求項に明らかにされている。
記載のＤＲＡＭセル装置により、並びに請求項８に記載
の製造方法により解決される。この発明のその他の構成
例はその余の請求項に明らかにされている。
【００１２】この発明によるＤＲＡＭセル装置において
は、読み出しトランジスタが縦型のＭＯＳトランジスタ
として形成されている１トランジスタ・メモリセルが設
けられている。各ＭＯＳトランジスタは、ワード線に対
して平行に延び、ゲート酸化膜に接する２つの対向した
ゲート電極側面を備えている。このＭＯＳトランジスタ
は、ちょうど２つの第一のソース／ドレイン領域を備
え、これらの領域はこれらを接続しているビット線に沿
って空間的に分離されて配置されている。各第一のソー
ス／ドレイン領域はビット線に沿って隣接した２つのト
ランジスタに属し、これによりセル面積を小さくしてい
る。
は、読み出しトランジスタが縦型のＭＯＳトランジスタ
として形成されている１トランジスタ・メモリセルが設
けられている。各ＭＯＳトランジスタは、ワード線に対
して平行に延び、ゲート酸化膜に接する２つの対向した
ゲート電極側面を備えている。このＭＯＳトランジスタ
は、ちょうど２つの第一のソース／ドレイン領域を備
え、これらの領域はこれらを接続しているビット線に沿
って空間的に分離されて配置されている。各第一のソー
ス／ドレイン領域はビット線に沿って隣接した２つのト
ランジスタに属し、これによりセル面積を小さくしてい
る。
【００１３】メモリ・キャパシタをトレンチに実現する
ことは有利である。１ギガビット世代用のかかる容量の
製造コストはプレーナ型容量或いはスタック型容量の製
造コストより明らかに小さい。
ことは有利である。１ギガビット世代用のかかる容量の
製造コストはプレーナ型容量或いはスタック型容量の製
造コストより明らかに小さい。
【００１４】素子が自己整合で、即ち調整すべきマスク
を使用しないで取り付けられる場合には、調整公差を考
慮する必要がないので、セル面積の縮小を達成すること
ができる。１つの構成例によればメモリ交点が自己整合
でワード線の下に配置され、隣接したメモリ交点から絶
縁される。さらに、第一のソース／ドレイン領域とビッ
ト線とのコンタクトが自己整合で開けられる。これによ
りたった３個のマスクで大きさが４Ｆ2 のセル面積を作
ることができる。
を使用しないで取り付けられる場合には、調整公差を考
慮する必要がないので、セル面積の縮小を達成すること
ができる。１つの構成例によればメモリ交点が自己整合
でワード線の下に配置され、隣接したメモリ交点から絶
縁される。さらに、第一のソース／ドレイン領域とビッ
ト線とのコンタクトが自己整合で開けられる。これによ
りたった３個のマスクで大きさが４Ｆ2 のセル面積を作
ることができる。
【００１５】ＭＯＳトランジスタの第二のソース／ドレ
イン領域は１つのメモリ交点に接続されている。これら
は、好ましくは、メモリ交点から適切に構造化された層
にドープ物質を拡散することによって作られる。これに
よりメモリ交点は自己整合で第二のソース／ドレイン領
域と接続され、セル面積が小さく保たれる。接合深度、
即ちソースとドレインとの間の、電流の流れに対して垂
直な及びゲート電極に対して垂直な最小距離の区間も小
さくなり、このことはパンチスルーのような短チャネル
効果にプラスに作用する。
イン領域は１つのメモリ交点に接続されている。これら
は、好ましくは、メモリ交点から適切に構造化された層
にドープ物質を拡散することによって作られる。これに
よりメモリ交点は自己整合で第二のソース／ドレイン領
域と接続され、セル面積が小さく保たれる。接合深度、
即ちソースとドレインとの間の、電流の流れに対して垂
直な及びゲート電極に対して垂直な最小距離の区間も小
さくなり、このことはパンチスルーのような短チャネル
効果にプラスに作用する。
【００１６】ゲート電極をワード線の一部として形成す
ることもこの発明の範囲内である。このことは、必要な
プロセス工程の数を減少すると共にゲート電極とワード
線との間の自己整合接続を可能とする。
ることもこの発明の範囲内である。このことは、必要な
プロセス工程の数を減少すると共にゲート電極とワード
線との間の自己整合接続を可能とする。
【００１７】トレンチに実現された容量を使用する場合
に、容量板として機能する層の下に、容量板の導電型と
反対の導電型にドープされたもう１つの層を設けること
が有利である。これにより基板が、個別に電位に接続さ
れ得る容量板から電気的に絶縁される。
に、容量板として機能する層の下に、容量板の導電型と
反対の導電型にドープされたもう１つの層を設けること
が有利である。これにより基板が、個別に電位に接続さ
れ得る容量板から電気的に絶縁される。
【００１８】１つの構成例により第一のソース／ドレイ
ン領域とビット線とのコンタクトを開ける際に、ＳｉＯ
2 を余り深くエッチングして、ワード線とビット線との
間の短絡を引き起こすことがないようにするために、Ｄ
ＲＡＭ製造の初期において基板に窒化ケイ素からなる膜
を被着するのが有効である。この場合、ＳｉＯ2 をエッ
チングする際に窒化ケイ素からなる膜が物理的条件の変
化、例えばガス組成によって露出してエッチングの終了
時点の信号を出す。窒化ケイ素による基板の表面損傷を
回避するために、窒化ケイ素膜を形成する前にＳｉＯ2
の薄膜を被着するのが有効である。
ン領域とビット線とのコンタクトを開ける際に、ＳｉＯ
2 を余り深くエッチングして、ワード線とビット線との
間の短絡を引き起こすことがないようにするために、Ｄ
ＲＡＭ製造の初期において基板に窒化ケイ素からなる膜
を被着するのが有効である。この場合、ＳｉＯ2 をエッ
チングする際に窒化ケイ素からなる膜が物理的条件の変
化、例えばガス組成によって露出してエッチングの終了
時点の信号を出す。窒化ケイ素による基板の表面損傷を
回避するために、窒化ケイ素膜を形成する前にＳｉＯ2
の薄膜を被着するのが有効である。
【００１９】
【実施例】以下に、この発明を図面に示された実施例に
基づいて詳細に説明する。
基づいて詳細に説明する。
【００２０】出発材料は、範囲Ｂにおいて第一の導電型
にドープされている例えば単結晶シリコンからなる基板
である。この範囲Ｂは例えば約３・１０16ｃｍ-3の不純
物濃度のｐ型のドーピングを有し、第一の導電型と反対
の第二の導電型に約１０20ｃｍ-3の不純物濃度でドープ
されている第一の層１、第一の導電型で約３・１０17ｃ
ｍ-3の不純物濃度にドープされている第二の層２、及び
第二の導電型に約１０21ｃｍ-3の不純物濃度にドープさ
れている第三の層３を備えている（図１参照）。第一の
層１、第二の層２及び第三の層３は例えばエピタキシャ
ル成長によって作られる。第三の層３は基板の表面４を
形成している。第一の層１は約９μｍの厚さを、第二の
層２は約１μｍの厚さを、そして第三の層３は約２００
ｎｍの厚さを持っている。
にドープされている例えば単結晶シリコンからなる基板
である。この範囲Ｂは例えば約３・１０16ｃｍ-3の不純
物濃度のｐ型のドーピングを有し、第一の導電型と反対
の第二の導電型に約１０20ｃｍ-3の不純物濃度でドープ
されている第一の層１、第一の導電型で約３・１０17ｃ
ｍ-3の不純物濃度にドープされている第二の層２、及び
第二の導電型に約１０21ｃｍ-3の不純物濃度にドープさ
れている第三の層３を備えている（図１参照）。第一の
層１、第二の層２及び第三の層３は例えばエピタキシャ
ル成長によって作られる。第三の層３は基板の表面４を
形成している。第一の層１は約９μｍの厚さを、第二の
層２は約１μｍの厚さを、そして第三の層３は約２００
ｎｍの厚さを持っている。
【００２１】表面４上にはＴＥＯＳ法で約１５０ｎｍの
厚さの第一のＳｉＯ2 膜Ｏ１が形成される（図１参
照）。この第一のＳｉＯ2 膜Ｏ１は第一のフォトレジス
トマスク（図示せず）により構造化され、その際表面４
の部分は第一のトレンチＧ１を作ることができまように
露出される。
厚さの第一のＳｉＯ2 膜Ｏ１が形成される（図１参
照）。この第一のＳｉＯ2 膜Ｏ１は第一のフォトレジス
トマスク（図示せず）により構造化され、その際表面４
の部分は第一のトレンチＧ１を作ることができまように
露出される。
【００２２】第一のフォトレジストマスクを除去した
後、異方性のドライプロセスでＳｉＯ2 に対して選択的
に第一のトレンチＧ１がエッチングされる（図２参
照）。シリコンがＳｉＯ2 に対して選択的に浸食される
エッチングプロセスとして、例えばＨＢｒ、ＮＦ3 、Ｈ
ｅ、Ｏ2 が適している。第一のトレンチＧ１は約８００
ｎｍの深さに作られ、第二の層２にまで達している。表
面４に対して平行に第一のトレンチＧ１は細板状の断面
を持ち、ほぼ平行にセルフィールド全体にわたって延び
ている。第一のトレンチＧ１は約２００ｎｍの幅と約５
０μｍの長さを持っている。隣接した第一のトレンチＧ
１の真ん中の間の距離は約４００ｎｍであり、これは使
用された技術における最小の構造サイズＦ＝２００ｎｍ
の２倍に相当する。
後、異方性のドライプロセスでＳｉＯ2 に対して選択的
に第一のトレンチＧ１がエッチングされる（図２参
照）。シリコンがＳｉＯ2 に対して選択的に浸食される
エッチングプロセスとして、例えばＨＢｒ、ＮＦ3 、Ｈ
ｅ、Ｏ2 が適している。第一のトレンチＧ１は約８００
ｎｍの深さに作られ、第二の層２にまで達している。表
面４に対して平行に第一のトレンチＧ１は細板状の断面
を持ち、ほぼ平行にセルフィールド全体にわたって延び
ている。第一のトレンチＧ１は約２００ｎｍの幅と約５
０μｍの長さを持っている。隣接した第一のトレンチＧ
１の真ん中の間の距離は約４００ｎｍであり、これは使
用された技術における最小の構造サイズＦ＝２００ｎｍ
の２倍に相当する。
【００２３】例えば１５０ｎｍの厚さの第二のＳｉＯ2
膜Ｏ２をＴＥＯＳ法で析出することによって第一のトレ
ンチＧ１は充満される。表面４は第一のＳｉＯ2 膜Ｏ１
の部分及び第二のＳｉＯ2 膜Ｏ２の部分、即ち全体で３
００ｎｍの厚さのＳｉＯ2 で覆われる（図４参照）。
膜Ｏ２をＴＥＯＳ法で析出することによって第一のトレ
ンチＧ１は充満される。表面４は第一のＳｉＯ2 膜Ｏ１
の部分及び第二のＳｉＯ2 膜Ｏ２の部分、即ち全体で３
００ｎｍの厚さのＳｉＯ2 で覆われる（図４参照）。
【００２４】第二のトレンチＧ２を形成するために、第
二のフォトレジストマスクを使用してＳｉＯ2 はシリコ
ンに対して選択的に異方性ドライエッチングにより、第
一の層１と第二の層２との間の境界面の上で、第二の層
２と第三の層３との間の境界面の下にあり、表面４から
約４００ｎｍである第二の深さＴ２までエッチングされ
る（図３参照）。その場合、エッチングの選択性によっ
て侵食されない表面４の部分が露出する（図４参照）。
ＳｉＯ2 がシリコンに対して選択的に侵食されるエッチ
ングプロセスとしては、例えばＣＨＦ3 、ＣＦ4 及び／
又はＡｒが適している。
二のフォトレジストマスクを使用してＳｉＯ2 はシリコ
ンに対して選択的に異方性ドライエッチングにより、第
一の層１と第二の層２との間の境界面の上で、第二の層
２と第三の層３との間の境界面の下にあり、表面４から
約４００ｎｍである第二の深さＴ２までエッチングされ
る（図３参照）。その場合、エッチングの選択性によっ
て侵食されない表面４の部分が露出する（図４参照）。
ＳｉＯ2 がシリコンに対して選択的に侵食されるエッチ
ングプロセスとしては、例えばＣＨＦ3 、ＣＦ4 及び／
又はＡｒが適している。
【００２５】次いでシリコンはＳｉＯ2 に対して選択的
に第一の層１内部の第一の深さＴ１にまでエッチングさ
れる。第一の深さＴ１は例えば表面４の下１０μｍにあ
る。これにより作られた第二のトレンチＧ２は例えば第
一のトレンチＧ１に対して垂直に延びている（図５参
照）。第二のトレンチＧ２は約２００ｎｍの幅と約５０
μｍの長さを持っている。隣接した第二のトレンチＧ２
の真ん中の間の距離は約４００ｎｍである。部分的にＳ
ｉＯ2 で充満された第一のトレンチＧ１と第二のトレン
チＧ２とは互いに交差領域Ｋで交差している。第二のト
レンチＧ２は交差領域Ｋにおいて第二の深さＴ２を持っ
ている（図３参照）。交差領域Ｋの間にある領域Ｋ´で
は従って第二のトレンチＧ２は第三の層３及び第二の層
２を分断している。表面４に対して平行に第二のトレン
チＧ２は細板状の断面を持ち、ほぼ平行に延びている。
第一のトレンチＧ１及び第二のトレンチＧ２により区画
されている第三の層３の残りの部分は第一のソース／ド
レイン領域Ｓ／Ｄ１として適している。
に第一の層１内部の第一の深さＴ１にまでエッチングさ
れる。第一の深さＴ１は例えば表面４の下１０μｍにあ
る。これにより作られた第二のトレンチＧ２は例えば第
一のトレンチＧ１に対して垂直に延びている（図５参
照）。第二のトレンチＧ２は約２００ｎｍの幅と約５０
μｍの長さを持っている。隣接した第二のトレンチＧ２
の真ん中の間の距離は約４００ｎｍである。部分的にＳ
ｉＯ2 で充満された第一のトレンチＧ１と第二のトレン
チＧ２とは互いに交差領域Ｋで交差している。第二のト
レンチＧ２は交差領域Ｋにおいて第二の深さＴ２を持っ
ている（図３参照）。交差領域Ｋの間にある領域Ｋ´で
は従って第二のトレンチＧ２は第三の層３及び第二の層
２を分断している。表面４に対して平行に第二のトレン
チＧ２は細板状の断面を持ち、ほぼ平行に延びている。
第一のトレンチＧ１及び第二のトレンチＧ２により区画
されている第三の層３の残りの部分は第一のソース／ド
レイン領域Ｓ／Ｄ１として適している。
【００２６】第一の絶縁構造Ｉ１は第二のトレンチＧ２
に接する半導体物質の面に熱酸化により作られる（図５
参照）。次いで第二のトレンチＧ２は、第二の導電型に
より約１０21ｃｍ-3の不純物濃度にドープされている半
導体物質を析出することにより充満される。被着された
半導体物質の厚さは約２００ｎｍである。次いでＳｉＯ
2 に対して選択的にシリコンがエッチングされ、かくし
て第二のトレンチＧ２が交差領域Ｋの間にある領域Кに
おいて第一の高さＨ１まで半導体物質で充満される。こ
の第一の高さＨ１は第一の層１と第二の層２との間の境
界面の上で、第二の深さＴ２の下にある。第一の高さＨ
１は表面４の下約６００ｎｍにある。これにより露出さ
れた第一の絶縁構造Ｉ１の部分はＨＦによるウェットエ
ッチングプロセスで除去される。第一の絶縁構造Ｉ１の
残った部分は容量誘電体Ｋｄとして適している（図６参
照）。
に接する半導体物質の面に熱酸化により作られる（図５
参照）。次いで第二のトレンチＧ２は、第二の導電型に
より約１０21ｃｍ-3の不純物濃度にドープされている半
導体物質を析出することにより充満される。被着された
半導体物質の厚さは約２００ｎｍである。次いでＳｉＯ
2 に対して選択的にシリコンがエッチングされ、かくし
て第二のトレンチＧ２が交差領域Ｋの間にある領域Кに
おいて第一の高さＨ１まで半導体物質で充満される。こ
の第一の高さＨ１は第一の層１と第二の層２との間の境
界面の上で、第二の深さＴ２の下にある。第一の高さＨ
１は表面４の下約６００ｎｍにある。これにより露出さ
れた第一の絶縁構造Ｉ１の部分はＨＦによるウェットエ
ッチングプロセスで除去される。第一の絶縁構造Ｉ１の
残った部分は容量誘電体Ｋｄとして適している（図６参
照）。
【００２７】引き続いて第二のトレンチＧ２は、第二の
導電型により約１０21ｃｍ-3の不純物濃度にドープされ
ている半導体物質の析出により充満される。析出された
半導体物質の厚さは約２００ｎｍである。次いでＳｉＯ
2 に対して選択的にシリコンがエッチングされ、かくし
て第二のトレンチＧ２が交差領域Ｋの間にある領域Кに
おいて、第一の高さＨ１の上で、第二の深さＴ２の下に
ある第二の高さＨ２まで半導体物質で満たされる。この
第二の高さＨ２は第一の高さＨ１の上約１００ｎｍにあ
る。交差領域Ｋの間にある第二のトレンチＧ２の領域Ｋ
´における第二の高さＨ２までの半導体物質はメモリ交
点Ｓｐとして適している。このメモリ交点Ｓｐは従って
第二の層２から第一の層１にまで達している。
導電型により約１０21ｃｍ-3の不純物濃度にドープされ
ている半導体物質の析出により充満される。析出された
半導体物質の厚さは約２００ｎｍである。次いでＳｉＯ
2 に対して選択的にシリコンがエッチングされ、かくし
て第二のトレンチＧ２が交差領域Ｋの間にある領域Кに
おいて、第一の高さＨ１の上で、第二の深さＴ２の下に
ある第二の高さＨ２まで半導体物質で満たされる。この
第二の高さＨ２は第一の高さＨ１の上約１００ｎｍにあ
る。交差領域Ｋの間にある第二のトレンチＧ２の領域Ｋ
´における第二の高さＨ２までの半導体物質はメモリ交
点Ｓｐとして適している。このメモリ交点Ｓｐは従って
第二の層２から第一の層１にまで達している。
【００２８】ＲＴＰ法によりドーピング物質はメモリ交
点から第二の層２に拡散する。これにより生じた、第二
の導電型にドープされた領域は第二のソース／ドレイン
領域Ｓ／Ｄ２として適している。
点から第二の層２に拡散する。これにより生じた、第二
の導電型にドープされた領域は第二のソース／ドレイン
領域Ｓ／Ｄ２として適している。
【００２９】第二のトレンチＧ２の中には例えば熱酸化
によりゲート酸化膜Ｉ２が作られる。次いで例えばポリ
シリコン及び／又はメタルシリサイドを含む導電物質が
析出されて、第二のトレンチＧ２を充満する。析出され
た導電物質の厚さは約２００ｎｍである。ＳｉＯ2 に対
して選択的に導電物質がエッチングされ、かくして第二
のトレンチＧ２が交差領域Ｋの間にある領域Кにおい
て、第二の層２と第三の層３との間の境界面の上で、表
面４の下にある第三の高さＨ３まで導電物質で満たされ
る（図７参照）。第三の高さＨ３は表面４の下約１５０
ｎｍにある。堆積された導電物質はワード線を形成し、
これは交差領域Ｋの間にある領域Ｋ´においてゲート電
極Ｇとして適している。ゲート電極Ｇはそれ故自己整合
されてメモリ交点の上に作られる。
によりゲート酸化膜Ｉ２が作られる。次いで例えばポリ
シリコン及び／又はメタルシリサイドを含む導電物質が
析出されて、第二のトレンチＧ２を充満する。析出され
た導電物質の厚さは約２００ｎｍである。ＳｉＯ2 に対
して選択的に導電物質がエッチングされ、かくして第二
のトレンチＧ２が交差領域Ｋの間にある領域Кにおい
て、第二の層２と第三の層３との間の境界面の上で、表
面４の下にある第三の高さＨ３まで導電物質で満たされ
る（図７参照）。第三の高さＨ３は表面４の下約１５０
ｎｍにある。堆積された導電物質はワード線を形成し、
これは交差領域Ｋの間にある領域Ｋ´においてゲート電
極Ｇとして適している。ゲート電極Ｇはそれ故自己整合
されてメモリ交点の上に作られる。
【００３０】ＳｉＯ2 をＴＥＯＳ法で析出することによ
り第二のトレンチＧ２が満たされる。析出されたＳｉＯ
2 の厚さは約２００ｎｍである。次いでＳｉＯ2 がシリ
コンに対して選択的に、表面４が露出されるまでエッチ
ングされる。この工程により第一のＳｉＯ2 膜Ｏ１及び
第二のＳｉＯ2 膜Ｏ２が完全に除去される。表面４に沿
う断面には第一のソース／ドレイン領域Ｓ／Ｄ１と絶縁
物質しか接していないので、これにより第一のソース／
ドレイン領域Ｓ／Ｄ１へのコンタクトが自己整合されて
開けられる。
り第二のトレンチＧ２が満たされる。析出されたＳｉＯ
2 の厚さは約２００ｎｍである。次いでＳｉＯ2 がシリ
コンに対して選択的に、表面４が露出されるまでエッチ
ングされる。この工程により第一のＳｉＯ2 膜Ｏ１及び
第二のＳｉＯ2 膜Ｏ２が完全に除去される。表面４に沿
う断面には第一のソース／ドレイン領域Ｓ／Ｄ１と絶縁
物質しか接していないので、これにより第一のソース／
ドレイン領域Ｓ／Ｄ１へのコンタクトが自己整合されて
開けられる。
【００３１】形状が第一のフォトレジストマスクと一致
する第三のフォトレジストマスクを使用して、導電物質
を析出し構造化することによりビット線Ｂｌが作られ
る。ビット線Ｂｌは第一のソース／ドレイン領域Ｓ／Ｄ
１に重なるように配置されている（図８及び９参照）。
導電物質は例えばポリシリコン、メタルシリサイド及び
／又はタングステンを含む。
する第三のフォトレジストマスクを使用して、導電物質
を析出し構造化することによりビット線Ｂｌが作られ
る。ビット線Ｂｌは第一のソース／ドレイン領域Ｓ／Ｄ
１に重なるように配置されている（図８及び９参照）。
導電物質は例えばポリシリコン、メタルシリサイド及び
／又はタングステンを含む。
【００３２】各ＭＯＳトランジスタは、ワード線Ｗｌの
部分であるゲート電極Ｇと、第三の層３を構造化するこ
とにより生じビット線Ｂｌに重なる２つの第一のソース
／ドレイン領域Ｓ／Ｄ１と、第二の層２の内部にあって
それぞれゲート酸化膜に接している２つの、表面４に垂
直に延びるチャネル領域と、ドーピング物質をメモリ交
点Ｓｐから第二の層２に拡散することにより生じメモリ
交点Ｓｐに接続されている２つの第二のソース／ドレイ
ン領域Ｓ／Ｄ２とからなる（図８参照）。第一のトレン
チＧ１内のＳｉＯ2 はワード線の方向に隣接したトラン
ジスタを相互に、並びにワード線Ｗｌをビット線Ｂｌか
ら絶縁している。メモリ交点Ｓｐはゲート電極Ｇの下に
配置されている。
部分であるゲート電極Ｇと、第三の層３を構造化するこ
とにより生じビット線Ｂｌに重なる２つの第一のソース
／ドレイン領域Ｓ／Ｄ１と、第二の層２の内部にあって
それぞれゲート酸化膜に接している２つの、表面４に垂
直に延びるチャネル領域と、ドーピング物質をメモリ交
点Ｓｐから第二の層２に拡散することにより生じメモリ
交点Ｓｐに接続されている２つの第二のソース／ドレイ
ン領域Ｓ／Ｄ２とからなる（図８参照）。第一のトレン
チＧ１内のＳｉＯ2 はワード線の方向に隣接したトラン
ジスタを相互に、並びにワード線Ｗｌをビット線Ｂｌか
ら絶縁している。メモリ交点Ｓｐはゲート電極Ｇの下に
配置されている。
【００３３】第一のＳｉＯ2 膜Ｏ１の代わりに、表面４
には例えば３つの部分膜からなり、その中の真ん中の約
８０ｎｍ厚さの部分膜が窒化ケイ素を含む膜を形成する
こともできる。窒化ケイ素による基板表面の損傷を阻止
すべきＳｉＯ2 からなる下側の約２０ｎｍの厚さの膜は
熱酸化により作られる。上側の約５０ｎｍの厚さのＳｉ
Ｏ2 の部分膜は例えばＴＥＯＳ法で作られる。従って表
面４の部分を露出する各エッチングプロセスで、ＳｉＯ
2 だけでなく、窒化ケイ素もエッチングされねばならな
い。この方法は、第一のソース／ドレイン領域Ｓ／Ｄ１
のコンタクトの開放の際にあまりに深くエッチングされ
て、ワード線Ｗｌとビット線Ｂｌとの間の短絡を招くよ
うな危険を減少させる（図９参照）。
には例えば３つの部分膜からなり、その中の真ん中の約
８０ｎｍ厚さの部分膜が窒化ケイ素を含む膜を形成する
こともできる。窒化ケイ素による基板表面の損傷を阻止
すべきＳｉＯ2 からなる下側の約２０ｎｍの厚さの膜は
熱酸化により作られる。上側の約５０ｎｍの厚さのＳｉ
Ｏ2 の部分膜は例えばＴＥＯＳ法で作られる。従って表
面４の部分を露出する各エッチングプロセスで、ＳｉＯ
2 だけでなく、窒化ケイ素もエッチングされねばならな
い。この方法は、第一のソース／ドレイン領域Ｓ／Ｄ１
のコンタクトの開放の際にあまりに深くエッチングされ
て、ワード線Ｗｌとビット線Ｂｌとの間の短絡を招くよ
うな危険を減少させる（図９参照）。
【００３４】この発明においては同様に発明の範囲内と
して多くの変形した実施例が考えられる。特に提案され
た膜及びトレンチの寸法は任意にその時々の必要に合わ
せることができる。同様なことは提案された不純物濃度
についても言える。ＳｉＯ2からなる構造及び膜は、熱
酸化或いはＴＥＯＳ法により作ることができる。
して多くの変形した実施例が考えられる。特に提案され
た膜及びトレンチの寸法は任意にその時々の必要に合わ
せることができる。同様なことは提案された不純物濃度
についても言える。ＳｉＯ2からなる構造及び膜は、熱
酸化或いはＴＥＯＳ法により作ることができる。
【図１】ドープされた領域を持ち、その上に半導体物質
の３つの層が配置され、さらにその上に第一のＳｉＯ2
膜が被着されている第一の基板の表面に対して垂直な断
面図。
の３つの層が配置され、さらにその上に第一のＳｉＯ2
膜が被着されている第一の基板の表面に対して垂直な断
面図。
【図２】第一のトレンチを形成した後の図１の断面図。
【図３】第一のトレンチを充満する第二のＳｉＯ2 膜を
形成し、第二のトレンチを形成するためにＳｉＯ2 をエ
ッチングした後の第一のトレンチに沿った図２の断面に
対して垂直な断面図。
形成し、第二のトレンチを形成するためにＳｉＯ2 をエ
ッチングした後の第一のトレンチに沿った図２の断面に
対して垂直な断面図。
【図４】図３に対して平行な断面図。
【図５】半導体物質をエッチングして第二のトレンチの
形成を終了した後かつ第一の絶縁構造の形成後の図４の
断面図。
形成を終了した後かつ第一の絶縁構造の形成後の図４の
断面図。
【図６】第二のトレンチを半導体物質で第一の高さまで
充満し、第一の絶縁構造の部分を除去して容量誘電体を
形成した図５の断面図。
充満し、第一の絶縁構造の部分を除去して容量誘電体を
形成した図５の断面図。
【図７】第二のソース／ドレイン領域、ゲート酸化膜、
ワード線及びゲート電極を形成した後の図６の断面図。
ワード線及びゲート電極を形成した後の図６の断面図。
【図８】ビット線を形成した後の図７の断面図。
【図９】ビット線を形成した後の第二のトレンチに沿っ
た図２の断面図。
た図２の断面図。
１ 基板の第一の層 ２ 基板の第二の層 ３ 基板の第三の層 ４ 基板の表面 Ｂ 基板領域 Ｏ１ 第一のＳｉＯ2 膜 Ｏ２ 第二のＳｉＯ2 膜 Ｇ１ 第一のトレンチ Ｇ２ 第二のトレンチ Ｋ 交差領域 Ｋ´ 交差領域の間の領域 Ｔ１ 第一の深さ Ｔ２ 第二の深さ Ｓ／Ｄ１ 第一のソース／ドレイン領域 Ｓ／Ｄ２ 第二のソース／ドレイン領域 Ｉ１ 第一の絶縁構造 Ｉ２ 第二の絶縁構造 Ｈ１ 第一の高さ Ｈ２ 第二の高さ Ｈ３ 第三の高さ Ｋｄ 容量誘電体 Ｗｌ ワード線 Ｂｌ ビット線 Ｓｐ メモリ交点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ ホフマン ドイツ連邦共和国 80995 ミュンヘン ヘルベルクシュトラーセ 25ベー
Claims (12)
- 【請求項１】メモリセルがそれぞれ読み出しトランジス
タとメモリ・キャパシタとを備え、 この読み出しトランジスタが半導体基板に集積された縦
型ＭＯＳトランジスタであり、 この縦型ＭＯＳトランジスタが２つの第一のソース／ド
レイン領域（Ｓ／Ｄ１）を備え、これらの第一のソース
／ドレイン領域は、前後に分離されてビット線（Ｂｌ）
に沿って配置され、このビット線（Ｂｌ）に接し、かつ
それぞれ１つの他の隣接した縦型ＭＯＳトランジスタに
属し、 ２つのチャネル領域がそれぞれゲート酸化膜（Ｉ２）に
接し、 このゲート酸化膜（Ｉ２）が正確に２つの対向するゲー
ト電極（Ｇ）の側面に接し、 このゲート電極（Ｇ）が２つのチャネル領域の間に配置
され、 このゲート電極（Ｇ）がワード線（Ｗｌ）に沿って隣接
する縦型ＭＯＳトランジスタによって互いに接続され、 メモリ・キャパシタが縦型ＭＯＳトランジスタの第二の
ソース／ドレイン領域（Ｓ／Ｄ２）に接続されているメ
モリ交点（Ｓｐ）を備え、 ゲート電極（Ｇ）とメモリ交点（Ｓｐ）とが互いに上下
に配置されているＤＲＡＭセル装置。 - 【請求項２】メモリセルがそれぞれ読み出しトランジス
タとメモリ・キャパシタとを備え、 この読み出しトランジスタが半導体基板に集積された縦
型ＭＯＳトランジスタであり、 この縦型ＭＯＳトランジスタが２つの第一のソース／ド
レイン領域（Ｓ／Ｄ１）を備え、これらの第一のソース
／ドレイン領域は、前後に分離されてビット線（Ｂｌ）
に沿って配置され、このビット線（Ｂｌ）に接し、かつ
それぞれ１つの他の隣接した縦型ＭＯＳトランジスタに
属し、 ２つのチャネル領域がそれぞれゲート酸化膜（Ｉ２）に
接し、 このゲート酸化膜（Ｉ２）が正確にゲート電極（Ｇ）の
２つの対向する側面に接し、 このゲート電極（Ｇ）が２つのチャネル領域の間に配置
され、 このゲート電極（Ｇ）がワード線（Ｗｌ）に沿って隣接
する縦型ＭＯＳトランジスタによって互いに接続され、 メモリ・キャパシタが縦型ＭＯＳトランジスタの第二の
ソース／ドレイン領域（Ｓ／Ｄ２）に接続されているメ
モリ交点（Ｓｐ）を備え、 ゲート電極（Ｇ）とメモリ交点（Ｓｐ）とが互いに上下
に配置され、 容量誘電体（Ｋｄ）の少なくとも一部がゲート電極を通
って延びる縦軸に関して、前記容量誘電体の一部に接す
るメモリ交点（Ｓｐ）の部分よりも半径方向に外側に配
置されているＤＲＡＭセル装置。 - 【請求項３】メモリセルがそれぞれ読み出しトランジス
タとメモリ・キャパシタとを有し、 この読み出しトランジスタが半導体基板に集積された縦
型ＭＯＳトランジスタであり、 この縦型ＭＯＳトランジスタが２つの第一のソース／ド
レイン領域（Ｓ／Ｄ１）を備え、これらの第一のソース
／ドレイン領域は、前後に分離されてビット線（Ｂｌ）
に沿って配置され、このビット線（Ｂｌ）に接し、かつ
それぞれ１つの他の隣接した縦型ＭＯＳトランジスタに
属し、 ２つのチャネル領域がそれぞれゲート酸化膜（Ｉ２）に
接し、 このゲート酸化膜（Ｉ２）が正確にゲート電極（Ｇ）の
２つの対向する側面に接し、 このゲート電極（Ｇ）が２つのチャネル領域の間に配置
され、 このゲート電極（Ｇ）がワード線（Ｗｌ）に沿って隣接
した縦型ＭＯＳトランジスタにより互いに接続され、 メモリ・キャパシタが縦型ＭＯＳトランジスタの第二の
ソース／ドレイン領域（Ｓ／Ｄ２）に接続されているメ
モリ交点（Ｓｐ）を有し、 ゲート電極（Ｇ）とメモリ交点（Ｓｐ）とが互いに上下
に配置され、 ゲート電極（Ｇ）とメモリ交点（Ｓｐ）とがトレンチ
（Ｇ２）に配置されているＤＲＡＭセル装置。 - 【請求項４】基板の表面（４）に対して平行なゲート電
極（Ｇ）断面の寸法がほぼ表面（４）に対して平行なメ
モリ交点（Ｓｐ）断面の寸法と一致している請求項１乃
至３のいずれか１つに記載のＤＲＡＭセル装置。 - 【請求項５】メモリ交点（Ｓｐ）がゲート電極（Ｇ）の
下にあり、 このメモリ交点（Ｓｐ）がそのワード線（Ｗｌ）に対し
て平行な側面に、このメモリ交点（Ｓｐ）を第二のソー
ス／ドレイン領域（Ｓ／Ｄ２）に接続するために中断さ
れている容量誘電体（Ｋｄ）の一部を備え、 このメモリ交点（Ｓｐ）がビット線（Ｂｌ）に対して平
行な側面に容量誘電体（Ｋｄ）の他の部分を含む絶縁物
質を備えている請求項４に記載のＤＲＡＭセル装置。 - 【請求項６】ビット線（Ｂｌ）がワード線（Ｗｌ）の上
で延びており、 ワード線（Ｗｌ）がゲート電極（Ｇ）の高さにある請求
項１乃至５のいずれか１つに記載のＤＲＡＭセル装置。 - 【請求項７】第一のソース／ドレイン領域（Ｓ／Ｄ１）
及び第二のソース／ドレイン領域（Ｓ／Ｄ２）が基板に
おけるドープされた領域として形成され、 ビット線（Ｂｌ）及びワード線（Ｗｌ）がポリシリコ
ン、メタルシリサイド及び／又はタングステンを含む請
求項１乃至６のいずれか１つに記載のＤＲＡＭ装置。 - 【請求項８】それぞれ読み出しトランジスタとメモリ・
キャパシタとを備えたメモリセルが作られ、 ビット線（Ｂｌ）が作られ、 読み出しトランジスタが半導体基板に集積された縦型Ｍ
ＯＳトランジスタとして形成され、 この縦型ＭＯＳトランジスタが２つの第一のソース／ド
レイン領域（Ｓ／Ｄ１）を備え、これらの第一のソース
／ドレイン領域は、それぞれ他の隣接した縦型ＭＯＳト
ランジスタに属しかつ前後に分離されて、縦型ＭＯＳト
ランジスタが接しているビット線（Ｂｌ）に沿って配置
されており、 それぞれゲート酸化膜（Ｉ２）に接する２つのチャネル
領域が作られ、 このゲート酸化膜（Ｉ２）が正確にゲート電極（Ｇ）の
２つの対向する側面に接するように作られ、 このゲート電極（Ｇ）が２つのチャネル領域の間に配置
されるように作られ、縦型ＭＯＳトランジスタが、それ
ぞれメモリ・キャパシタのメモリ交点（Ｓｐ）と接続さ
れている２つの第二のソース／ドレイン領域（Ｓ／Ｄ
２）を備え、 ゲート電極（Ｇ）がワード線（Ｗｌ）に沿って隣接した
ＭＯＳトランジスタにより電気的に接続されるように作
られ、 ゲート電極（Ｇ）とメモリ交点（Ｓｐ）とが互いに上下
に配置されるＤＲＡＭセル装置の製造方法。 - 【請求項９】第一の導電型にドープされている基板の第
一の層（１）と、第一の導電型に反対の第二の導電型に
ドープされている基板の第二の層（２）と、第一の導電
型にドープされ基板の表面（４）に接する基板の第三の
層（３）とが形成され、 それぞれ細板状でありほぼ平行に延びて第三の層（３）
を分断する第一のトレンチ（Ｇ１）が第一のマスクを使
用してエッチングされ、 それぞれ細板状でありほぼ平行に延び、第一のトレンチ
（Ｇ１）と交差領域（Ｋ）で交差し、この交差領域
（Ｋ）においてその間にある領域（Ｋ´）におけるより
平らである第三の層を分割する第二のトレンチ（Ｇ２）
が作られ、 第一のソース／ドレイン領域（Ｓ／Ｄ１）が第三の層
（３）の残りの部分として作られ、 第一のトレンチ（Ｇ１）が部分的に、ワード線（Ｗｌ）
に沿って隣接したＭＯＳトランジスタの第一のソース／
ドレイン領域（Ｓ／Ｄ１）と第二のソース／ドレイン領
域（Ｓ／Ｄ２）とを互いに電気的に絶縁する絶縁物質を
設けられ、 第二のトレンチ（Ｇ２）が容量誘電体（Ｋｄ）、メモリ
交点（Ｓｐ）、ゲート酸化膜（Ｉ２）及びゲート電極
（Ｇ）を設けられ、 マスクを使用して、ビット線（Ｂｌ）がワード線（Ｗ
ｌ）に対して直角方向に表面（４）上に形成され、これ
により第一のソース／ドレイン領域（Ｓ／Ｄ１）がビッ
ト線（Ｂｌ）に接するようにされる請求項８に記載の方
法。 - 【請求項１０】先ずメモリ交点（Ｓｐ）が、次いでゲー
ト電極（Ｇ）が形成され、 第二のトレンチ（Ｇ２）にメモリ交点（Ｓｐ）を形成す
るために先ず第一の絶縁構造（Ｉ１）が作られ、それに
より第二のトレンチ（Ｇ２）が全側面において絶縁物質
で包囲され、 メモリ交点（Ｓｐ）を形成するために、第一の絶縁構造
（Ｉ１）が作られた後、第二のトレンチ（Ｇ２）が第一
の層（１）と第二の層（２）６との間の境界面の上であ
って、第二の層（２）と第三の層（３）との間の境界面
の下の第一の高さ（Ｈ１）まで、第一の導電型によって
ドープされた物質を設けられ、 メモリ交点（Ｓｐ）を形成するために、次いで第一の高
さ（Ｈ１）と表面（４）との間の第一の絶縁構造（Ｉ
１）の部分が除去され、これにより容量誘電体（Ｋｄ）
が形成され、 メモリ交点（Ｓｐ）を形成するために、次いで第二のト
レンチ（Ｇ２）が第一の高さ（Ｈ１）の上であって、第
二の層（２）と第三の層（３）との間の境界面の下の第
二の高さ（Ｈ２）まで、第一の導電型によってドープさ
れた物質を設けられ、 ゲート電極（Ｇ）を形成する前にゲート酸化膜（Ｉ２）
が作られ、 次いでゲート電極（Ｇ）を形成するために第二のトレン
チ（Ｇ２）が第二の層（２）と第三の層（３）との間の
境界面の上の第三の高さ（Ｈ３）まで導電物質で満たさ
れ、これによりワード線（Ｗｌ）も形成され、 ゲート電極（Ｇ）を形成した後第二のトレンチ（Ｇ２）
が表面（４）まで絶縁物質で満たされ、 第二のソース／ドレイン領域（Ｓ／Ｄ２）がメモリ交点
（Ｓｐ）のドープ物質を第二の層（２）に拡散すること
により形成される請求項９に記載の方法。 - 【請求項１１】第一のトレンチ（Ｇ１）を形成するため
に第一のＳｉＯ2 膜（Ｏ１）が作られ、露光法により構
造化され、かくして半導体物質が露出され、 第一のＳｉＯ2 膜（Ｏ１）の残った部分がビット線（Ｂ
ｌ）を作る前に除去され、 第二のトレンチ（Ｇ２）を形成するためにＳｉＯ2 が析
出され、これにより第一のトレンチ（Ｇ１）が満たさ
れ、次いで露光法によりＳｉＯ2 が半導体物質に対して
選択的にエッチングされて半導体物質が交差領域（Ｋ）
の間にある領域（К）において露出され、 第二のトレンチ（Ｇ２）を形成するために、交差領域
（Ｋ）の間にある領域（К）において半導体物質を露出
させた後半導体物質がエッチングされ、 第二のトレンチ（Ｇ２）を第一の高さ（Ｈ１）、第二の
高さ（Ｈ２）及び第三の高さ（Ｈ３）まで及び表面
（４）までそれぞれ物質を析出することにより満たさ
れ、これにより第二のトレンチ（Ｇ２）が完全に充填さ
れ、次いでこの物質が第一の高さ（Ｈ１）、もしくは第
二の高さ（Ｈ２）、もしくは第三の高さ（Ｈ３）もしく
は表面（４）までエッチングされる請求項１０に記載の
方法。 - 【請求項１２】第一のトレンチ（Ｇ１）を形成するため
に第一のＳｉＯ2 膜（Ｏ１）を作る前に全面にわたって
窒化ケイ素膜（Ｎｉ）が析出され、 第一のトレンチ（Ｇ１）を形成するためにＳｉＯ2 膜
（Ｏ１）及び窒化ケイ素膜（Ｎｉ）が露光法により構造
化され、かくして半導体物質が露出され、 窒化ケイ素膜（Ｎｉ）の残った部分がビット線（Ｂｌ）
を作る前に除去される請求項８乃至１１のいずれか１つ
に記載の方法。
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