JP2848135B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JP2848135B2 JP2848135B2 JP4176345A JP17634592A JP2848135B2 JP 2848135 B2 JP2848135 B2 JP 2848135B2 JP 4176345 A JP4176345 A JP 4176345A JP 17634592 A JP17634592 A JP 17634592A JP 2848135 B2 JP2848135 B2 JP 2848135B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- insulating film
- capacitor
- film
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に係り、特に積層型キャパシタセル構造のＤＲＡＭ
の製造方法に関する。
方法に係り、特に積層型キャパシタセル構造のＤＲＡＭ
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路において高集積化
の要求はますます高まってきており、ＤＲＡＭにおいて
は、高集積化に伴うセル面積の縮小が進むなかで、要求
されるキャパシタ容量をいかに実現するかが大きな課題
であり、さまざまな工夫が精力的に研究されている。
の要求はますます高まってきており、ＤＲＡＭにおいて
は、高集積化に伴うセル面積の縮小が進むなかで、要求
されるキャパシタ容量をいかに実現するかが大きな課題
であり、さまざまな工夫が精力的に研究されている。
【０００３】例えば、キャパシタの蓄積電極を筒状に形
成することによりキャパシタ容量を増大させる目的の積
層型キャパシタセル構造のＤＲＡＭについて、図５〜図
７を参照して説明する。
成することによりキャパシタ容量を増大させる目的の積
層型キャパシタセル構造のＤＲＡＭについて、図５〜図
７を参照して説明する。
【０００４】図５に示すように、Ｐ型シリコン半導体基
板２０１の主表面にＤＲＡＭメモリセルのＭＯＳトラン
ジスタを形成する。このＭＯＳトランジスタは第１およ
び第２のｎ+ 領域２０２−ａ，２０２−ｂとゲート電極
２０３により構成されており、表面を酸化シリコン膜
（層間絶縁膜）２０４でおおわれている。また素子分離
は酸化シリコン膜２０５によりなされている。
板２０１の主表面にＤＲＡＭメモリセルのＭＯＳトラン
ジスタを形成する。このＭＯＳトランジスタは第１およ
び第２のｎ+ 領域２０２−ａ，２０２−ｂとゲート電極
２０３により構成されており、表面を酸化シリコン膜
（層間絶縁膜）２０４でおおわれている。また素子分離
は酸化シリコン膜２０５によりなされている。
【０００５】酸化シリコン膜２０４の上にリンドープさ
れたポリシリコン膜２０６を形成し、さらに図６に示す
ように、リソグラフィ技術を用いてポリシリコン膜２０
６と酸化シリコン膜２０４をエッチングすることにより
キャパシタの蓄積電極と第１のｎ+ 領域２０２−ａとの
間を電気的に接続するための第１のコンタクト孔２０７
を形成し、さらにリンドープされたうすいポリシリコン
膜２０８を形成する。
れたポリシリコン膜２０６を形成し、さらに図６に示す
ように、リソグラフィ技術を用いてポリシリコン膜２０
６と酸化シリコン膜２０４をエッチングすることにより
キャパシタの蓄積電極と第１のｎ+ 領域２０２−ａとの
間を電気的に接続するための第１のコンタクト孔２０７
を形成し、さらにリンドープされたうすいポリシリコン
膜２０８を形成する。
【０００６】次に、図７に示すようにキャパシタ蓄積電
極を形成するため、リソグラフィ技術を用いてポリシリ
コン膜２０６および２０８をエッチングする。その後容
量絶縁膜２０９、さらにＤＲＡＭセルの対向電極となる
リンドープのポリシリコン膜２１０を形成する。
極を形成するため、リソグラフィ技術を用いてポリシリ
コン膜２０６および２０８をエッチングする。その後容
量絶縁膜２０９、さらにＤＲＡＭセルの対向電極となる
リンドープのポリシリコン膜２１０を形成する。
【０００７】次に、図８に示すように、リソグラフィ技
術によりポリシリコン膜２１０と容量絶縁膜２０９を所
望の形にエッチングする。その後、表面を酸化シリコン
膜（層間絶縁膜）２１１でおおったのち、ｎ+ 領域２０
２−ｂ上に第２のコンタクト孔２１２を形成し、ビット
線となるシリサイド配線２１３を形成して筒状の積層キ
ャパシタ構造のＤＲＡＭセルを構成する。
術によりポリシリコン膜２１０と容量絶縁膜２０９を所
望の形にエッチングする。その後、表面を酸化シリコン
膜（層間絶縁膜）２１１でおおったのち、ｎ+ 領域２０
２−ｂ上に第２のコンタクト孔２１２を形成し、ビット
線となるシリサイド配線２１３を形成して筒状の積層キ
ャパシタ構造のＤＲＡＭセルを構成する。
【０００８】
【発明が解決しようとする課題】この従来の筒状の積層
型ＤＲＡＭセルの製造方法では、筒状の蓄積電極を形成
するので、前述したように、複雑な製造方法であり、通
常の積層型ＤＲＡＭメモリセルに比較して工程が長いと
いう欠点を有する。
型ＤＲＡＭセルの製造方法では、筒状の蓄積電極を形成
するので、前述したように、複雑な製造方法であり、通
常の積層型ＤＲＡＭメモリセルに比較して工程が長いと
いう欠点を有する。
【０００９】また、ポリシリコン膜２０６は、蓄積電極
とｎ+ 領域との電気的接続をとるコンタクト上部におい
て、他の部分に比較して膜厚が厚いため、コンタクト開
孔時のポリシリコン２０６のエッチングが適切に行なわ
れているかどうかの確認が容易でなく、特に、ポリシリ
コンのエッチング不足によるコンタクト未開孔という不
良が発生するおそれがある。
とｎ+ 領域との電気的接続をとるコンタクト上部におい
て、他の部分に比較して膜厚が厚いため、コンタクト開
孔時のポリシリコン２０６のエッチングが適切に行なわ
れているかどうかの確認が容易でなく、特に、ポリシリ
コンのエッチング不足によるコンタクト未開孔という不
良が発生するおそれがある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、半導体基板の一主表面をゲート絶縁膜を
介して選択的に被覆するゲート電極を有するＭＯＳトラ
ンジスタを形成する工程と、第１の層間絶縁膜を堆積し
前記ＭＯＳトランジスタのソース・ドレイン領域の一方
の上に第１のコンタクト孔を形成する工程と、ＬＰＣＶ
Ｄ法を用いて第１の導電膜を形成する工程と、スパッタ
法又はＣＶＤ法を用いて前記第１の層間絶縁膜の上表面
の水平部分に堆積される厚さが前記第１のコンタクト孔
の垂直部分である側壁に堆積される厚さの少なくとも２
倍あり前記第１のコンタクト孔の上部を閉じない程度に
第２の導電膜を堆積する工程と、前記第２の導電膜およ
び第１の導電膜をパターニングして前記ソース・ドレイ
ン領域の一方に接続されたキャパシタ蓄積電極を形成す
る工程と、容量絶縁膜を形成し第３の導電膜を堆積しパ
ターニングしてキャパシタ対向電極を形成する工程と、
第２の層間絶縁膜を堆積し前記ＭＯＳトランジスタのソ
ース・ドレイン領域のもう一方に接続する電極配線を形
成する工程とを含むというものである。
の製造方法は、半導体基板の一主表面をゲート絶縁膜を
介して選択的に被覆するゲート電極を有するＭＯＳトラ
ンジスタを形成する工程と、第１の層間絶縁膜を堆積し
前記ＭＯＳトランジスタのソース・ドレイン領域の一方
の上に第１のコンタクト孔を形成する工程と、ＬＰＣＶ
Ｄ法を用いて第１の導電膜を形成する工程と、スパッタ
法又はＣＶＤ法を用いて前記第１の層間絶縁膜の上表面
の水平部分に堆積される厚さが前記第１のコンタクト孔
の垂直部分である側壁に堆積される厚さの少なくとも２
倍あり前記第１のコンタクト孔の上部を閉じない程度に
第２の導電膜を堆積する工程と、前記第２の導電膜およ
び第１の導電膜をパターニングして前記ソース・ドレイ
ン領域の一方に接続されたキャパシタ蓄積電極を形成す
る工程と、容量絶縁膜を形成し第３の導電膜を堆積しパ
ターニングしてキャパシタ対向電極を形成する工程と、
第２の層間絶縁膜を堆積し前記ＭＯＳトランジスタのソ
ース・ドレイン領域のもう一方に接続する電極配線を形
成する工程とを含むというものである。
【００１１】
【実施例】次に本発明の一実施例の円筒状の積層型キャ
パシタセル構造のＤＲＡＭの製造方法について図１〜図
４を参照して説明する。
パシタセル構造のＤＲＡＭの製造方法について図１〜図
４を参照して説明する。
【００１２】まず、図１に示すように、Ｐ型シリコン半
導体基板１０１の主表面にＤＲＡＭセルのＭＯＳトラン
ジスタを形成する。このＭＯＳトランジスタは第１およ
び第２のｎ+ 領域１０２−ａ，１０２−ｂと厚さ３００
ｎｍのリンドープのポリシリコン膜からなるゲート電極
１０３により構成されており、表面を厚さ３００ｎｍの
酸化シリコン膜１０４で覆われている。また素子分離は
酸化シリコン膜１０５によりなされている。
導体基板１０１の主表面にＤＲＡＭセルのＭＯＳトラン
ジスタを形成する。このＭＯＳトランジスタは第１およ
び第２のｎ+ 領域１０２−ａ，１０２−ｂと厚さ３００
ｎｍのリンドープのポリシリコン膜からなるゲート電極
１０３により構成されており、表面を厚さ３００ｎｍの
酸化シリコン膜１０４で覆われている。また素子分離は
酸化シリコン膜１０５によりなされている。
【００１３】次に、図２に示すように、第１のｎ+ 領域
１０２−ａ上にリソグラフィ技術を用いて第１のコンタ
クト孔１０７を開孔する。その後、段差被覆性のよいＬ
ＰＣＶＤ法により厚さ３０ｎｍのリンドープされたポリ
シリコン膜１０８を成膜しさらに段差被覆性の悪いスパ
ッタ法あるいは、常圧ＣＶＤ法により厚さ２５０ｎｍの
リンドープされたポリシリコン膜１０６を成膜する。こ
のスパッタ法あるいは、常圧ＣＶＤ法の成膜条件は、段
差被覆性が悪く、層間絶縁膜１０４の上表面の水平部分
のポリシリコン膜の厚さが第１のコンタクト孔１０７部
の垂直部分である側壁のポリシリコン膜の厚さの少なく
とも２倍になりかつコンタクト孔１０７の上部を閉じな
いように選ぶ。また、隣接するゲート電極１０３の間隔
（本実施例では１μｍ）、層間絶縁膜の厚さ（同じく３
００ｎｍ）を適当に選べば、第１のコンタクト孔１０７
部に図示のような凹部を形成できる。この凹部は断面が
曲線状になり、表面積が大きい。
１０２−ａ上にリソグラフィ技術を用いて第１のコンタ
クト孔１０７を開孔する。その後、段差被覆性のよいＬ
ＰＣＶＤ法により厚さ３０ｎｍのリンドープされたポリ
シリコン膜１０８を成膜しさらに段差被覆性の悪いスパ
ッタ法あるいは、常圧ＣＶＤ法により厚さ２５０ｎｍの
リンドープされたポリシリコン膜１０６を成膜する。こ
のスパッタ法あるいは、常圧ＣＶＤ法の成膜条件は、段
差被覆性が悪く、層間絶縁膜１０４の上表面の水平部分
のポリシリコン膜の厚さが第１のコンタクト孔１０７部
の垂直部分である側壁のポリシリコン膜の厚さの少なく
とも２倍になりかつコンタクト孔１０７の上部を閉じな
いように選ぶ。また、隣接するゲート電極１０３の間隔
（本実施例では１μｍ）、層間絶縁膜の厚さ（同じく３
００ｎｍ）を適当に選べば、第１のコンタクト孔１０７
部に図示のような凹部を形成できる。この凹部は断面が
曲線状になり、表面積が大きい。
【００１４】次に、リソグラフィ技術を用いてポリシリ
コン膜１０６，１０８をパターニングすることにより、
図３に示すように、第１のｎ+ 領域１０２−ａに電気的
に接続された筒状の積層型キャパシタの蓄積電極が形成
される。
コン膜１０６，１０８をパターニングすることにより、
図３に示すように、第１のｎ+ 領域１０２−ａに電気的
に接続された筒状の積層型キャパシタの蓄積電極が形成
される。
【００１５】次に、容量絶縁膜１０９を介して、キャパ
シタの対向電極となる厚さ１５０ｎｍのリンドープされ
たポリシリコン膜１１０を減圧ＣＶＤ法により成膜す
る。
シタの対向電極となる厚さ１５０ｎｍのリンドープされ
たポリシリコン膜１１０を減圧ＣＶＤ法により成膜す
る。
【００１６】この後、リソグラフィ技術を用いて、図４
に示すように、少なくともポリシリコン膜１０６を覆う
ようにポリシリコン膜１１０および容量絶縁膜１０９を
所望のパターンにパターニングする。さらに層間絶縁膜
となる酸化シリコン膜１１１を形成し、次いで第２のｎ
+ 領域１０２−ｂ上にリソグラフィ技術を用いて第２の
コンタクト孔１１２を開孔し、第２のコンタクト孔１１
２を介して第２のｎ+領域１０２−ｂと電気的に接続さ
れたビット線となるシリサイド配線１１３を形成するこ
とにより、筒状の積層型キャパシタ構造のメモリセルを
得る。
に示すように、少なくともポリシリコン膜１０６を覆う
ようにポリシリコン膜１１０および容量絶縁膜１０９を
所望のパターンにパターニングする。さらに層間絶縁膜
となる酸化シリコン膜１１１を形成し、次いで第２のｎ
+ 領域１０２−ｂ上にリソグラフィ技術を用いて第２の
コンタクト孔１１２を開孔し、第２のコンタクト孔１１
２を介して第２のｎ+領域１０２−ｂと電気的に接続さ
れたビット線となるシリサイド配線１１３を形成するこ
とにより、筒状の積層型キャパシタ構造のメモリセルを
得る。
【００１７】
【発明の効果】以上説明したように本発明の製造方法
は、積層型キャパシタの蓄積電極を形成する際段差被覆
性の悪い成膜法を用いることにより、筒状の積層型キャ
パシタを形成するので、通常の単純な積層型キャパシタ
を形成する場合とほぼ同等の工程数にもかかわらず、キ
ャパシタの蓄積電極の表面積を増大し、ひいてはキャパ
シタ容量の増大が可能となるという効果を有する。ま
た、第１のコンタクト孔は層間絶縁膜に設けるので、深
さが小さく、確実に開孔することができ、この第１のコ
ンタクト孔に段差被覆性のよいポリシリコン膜を形成す
るので、蓄積電極のコンタクトを確実にとれ、歩留りが
向上する。
は、積層型キャパシタの蓄積電極を形成する際段差被覆
性の悪い成膜法を用いることにより、筒状の積層型キャ
パシタを形成するので、通常の単純な積層型キャパシタ
を形成する場合とほぼ同等の工程数にもかかわらず、キ
ャパシタの蓄積電極の表面積を増大し、ひいてはキャパ
シタ容量の増大が可能となるという効果を有する。ま
た、第１のコンタクト孔は層間絶縁膜に設けるので、深
さが小さく、確実に開孔することができ、この第１のコ
ンタクト孔に段差被覆性のよいポリシリコン膜を形成す
るので、蓄積電極のコンタクトを確実にとれ、歩留りが
向上する。
【図面の簡単な説明】
【図１】本発明の一実施例の説明のための断面図であ
る。
る。
【図２】図１に対応する工程の次工程の説明のための断
面図である。
面図である。
【図３】図２に対応する工程の次工程の説明のための断
面図である。
面図である。
【図４】図３に対応する工程の次工程の説明のための断
面図である。
面図である。
【図５】従来例の説明のための断面図である。
【図６】図５に対応する工程の次工程の説明のための断
面図である。
面図である。
【図７】図６に対応する工程の次工程の説明のための断
面図である。
面図である。
【図８】図７に対応する工程の次工程の説明のための断
面図である。
面図である。
１０１，２０１ Ｐ型シリコン基板 １０２−ａ，２０２−ａ 第１のｎ+ 領域 １０２−ｂ，２０２−ｂ 第２のｎ+ 領域 １０３，２０３ ゲート電極 １０４，１０５，１１１，２０４，２０５，２１１
酸化シリコン膜 １０７，２０７ 第１のコンタクト孔 １０６，１０８，１１０，２０６，２０８，２１０
ポリシリコン膜 １０９，２０９ 容量絶縁膜 １１２，２１２ 第２のコンタクト孔 １１３，２１３ シリサイド配線
酸化シリコン膜 １０７，２０７ 第１のコンタクト孔 １０６，１０８，１１０，２０６，２０８，２１０
ポリシリコン膜 １０９，２０９ 容量絶縁膜 １１２，２１２ 第２のコンタクト孔 １１３，２１３ シリサイド配線
Claims (1)
- 【請求項１】 半導体基板の一主表面をゲート絶縁膜を
介して選択的に被覆するゲート電極を有するＭＯＳトラ
ンジスタを形成する工程と、第１の層間絶縁膜を堆積し
前記ＭＯＳトランジスタのソース・ドレイン領域の一方
の上に第１のコンタクト孔を形成する工程と、ＬＰＣＶ
Ｄ法を用いて第１の導電膜を形成する工程と、スパッタ
法又はＣＶＤ法を用いて前記第１の層間絶縁膜の上表面
の水平部分に堆積される厚さが前記第１のコンタクト孔
の垂直部分である側壁に堆積される厚さの少なくとも２
倍あり前記第１のコンタクト孔の上部を閉じない程度に
第２の導電膜を堆積する工程と、前記第２の導電膜およ
び第１の導電膜をパターニングして前記ソース・ドレイ
ン領域の一方に接続されたキャパシタ蓄積電極を形成す
る工程と、容量絶縁膜を形成し第３の導電膜を堆積しパ
ターニングしてキャパシタ対向電極を形成する工程と、
第２の層間絶縁膜を堆積し前記ＭＯＳトランジスタのソ
ース・ドレイン領域のもう一方に接続する電極配線を形
成する工程とを含むことを特徴とする半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176345A JP2848135B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176345A JP2848135B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621384A JPH0621384A (ja) | 1994-01-28 |
| JP2848135B2 true JP2848135B2 (ja) | 1999-01-20 |
Family
ID=16011973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176345A Expired - Fee Related JP2848135B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848135B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189898A (ja) | 1996-12-24 | 1998-07-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-07-03 JP JP4176345A patent/JP2848135B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621384A (ja) | 1994-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| CN100403523C (zh) | 具有嵌入式电容的半导体元件基材 | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| JPH0997882A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0982912A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH10242422A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10313100A (ja) | Ｄｒａｍセル装置及びその製造方法 | |
| JP2601022B2 (ja) | 半導体装置の製造方法 | |
| KR20000023205A (ko) | 고-ε-유전체 또는 강유전체를 갖는, 핀-스택-원리에 따른커패시터 및 네가티브 형태를 이용한 그것의 제조 방법 | |
| US6184079B1 (en) | Method for fabricating a semiconductor device | |
| JP2741672B2 (ja) | スタック形ｄｒａｍセルのキャパシタ製造方法 | |
| US5231044A (en) | Method of making semiconductor memory elements | |
| US20020106854A1 (en) | Semiconductor memory device and method of producing the same | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2848135B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH09213903A (ja) | 半導体記憶装置の製造方法 | |
| JPH02143456A (ja) | 積層型メモリセルの製造方法 | |
| JPH10242417A (ja) | 半導体装置及びその製造方法 | |
| JPH11274434A (ja) | 半導体装置及びその製造方法 | |
| JP2950550B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2956234B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JPH0878640A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2901367B2 (ja) | 半導体メモリ装置 | |
| JP2969789B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH09252097A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981006 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071106 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081106 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081106 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |