JPH10242417A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10242417A JPH10242417A JP9039616A JP3961697A JPH10242417A JP H10242417 A JPH10242417 A JP H10242417A JP 9039616 A JP9039616 A JP 9039616A JP 3961697 A JP3961697 A JP 3961697A JP H10242417 A JPH10242417 A JP H10242417A
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Abstract
(57)【要約】
【課題】 微細化において必要となる容量値を得ること
ができ、高密度化を実現することができる半導体装置及
びその製造方法を提供する。 【解決手段】 半導体装置は、シリンダー状のストレー
ジ電極の底面及び外周部が、表面に微細な凹凸をもった
粗面ポリシリコン（粗面導体）からなるストレージノー
ドポリシリコン１７，１９によって構成されたキャパシ
タ構造を有し、キャパシタ電極をシリンダー状に加工
し、さらにその底部と外周部に実効表面積の大きな粗面
ポリシリコンにより構成する。
ができ、高密度化を実現することができる半導体装置及
びその製造方法を提供する。 【解決手段】 半導体装置は、シリンダー状のストレー
ジ電極の底面及び外周部が、表面に微細な凹凸をもった
粗面ポリシリコン（粗面導体）からなるストレージノー
ドポリシリコン１７，１９によって構成されたキャパシ
タ構造を有し、キャパシタ電極をシリンダー状に加工
し、さらにその底部と外周部に実効表面積の大きな粗面
ポリシリコンにより構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、詳細には、例えば高集積をめざした
ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dyna
mic RAM）装置及びその製造方法に関するものである。
の製造方法に関し、詳細には、例えば高集積をめざした
ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dyna
mic RAM）装置及びその製造方法に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ装
置（以下、単にＤＲＡＭという）の高集積化には目覚ま
しいものがあり、近年では１チップに６４メガビットを
集積したデバイスも実用化されつつある。このような高
集積化は、微細加工技術の目覚ましい進歩によるところ
が大きいが、それに加えてメモリセル構造の工夫による
ところも大きかった。
置（以下、単にＤＲＡＭという）の高集積化には目覚ま
しいものがあり、近年では１チップに６４メガビットを
集積したデバイスも実用化されつつある。このような高
集積化は、微細加工技術の目覚ましい進歩によるところ
が大きいが、それに加えてメモリセル構造の工夫による
ところも大きかった。
【０００３】図１５は従来のＤＲＡＭセルの構造を示す
断面図である。
断面図である。
【０００４】図１５において、１０１はＰ型のシリコン
基板、１０２はメモリセルを囲むように形成されたガー
ドＮ層、１０３はガードＮ層に囲まれたＰウェルであ
る。
基板、１０２はメモリセルを囲むように形成されたガー
ドＮ層、１０３はガードＮ層に囲まれたＰウェルであ
る。
【０００５】図１５では１ビットのメモリセルを表して
おり、それはスイッチングトランジスタ、キャパシタ、
ビットライン及びワードラインより構成されている。ス
イッチングトランジスタは、ゲート酸化膜１０５、ゲー
ト電極１０６及びＮ型拡散層１０７から構成されてい
る。また、キャパシタは、ストレージノード１１６，１
１７、誘電体薄膜（図示せず）及びプレート電極１１８
から構成されている。ストレージノード１１６，１１７
は、円筒状の形状を成しており、シリンダーあるいはク
ラウン型キャパシタと呼ばれている。
おり、それはスイッチングトランジスタ、キャパシタ、
ビットライン及びワードラインより構成されている。ス
イッチングトランジスタは、ゲート酸化膜１０５、ゲー
ト電極１０６及びＮ型拡散層１０７から構成されてい
る。また、キャパシタは、ストレージノード１１６，１
１７、誘電体薄膜（図示せず）及びプレート電極１１８
から構成されている。ストレージノード１１６，１１７
は、円筒状の形状を成しており、シリンダーあるいはク
ラウン型キャパシタと呼ばれている。
【０００６】ビットライン１１１は、ビットコンタクト
１１０を介してスイッチングトランジスタの一方の拡散
層に接続されている。ワードラインは、スイッチングト
ランジスタのゲート電極と兼用となっている。キャパシ
タとスイッチングトランジスタとは、ストレージコンタ
クト１１４とポリプラグ１１５によって接続されてい
る。
１１０を介してスイッチングトランジスタの一方の拡散
層に接続されている。ワードラインは、スイッチングト
ランジスタのゲート電極と兼用となっている。キャパシ
タとスイッチングトランジスタとは、ストレージコンタ
クト１１４とポリプラグ１１５によって接続されてい
る。
【０００７】また、１０４は隣接セルとの分離のための
フィールド酸化膜、１０９，１１２及び１１９は層間絶
縁膜である。１１３はエッチングストッパー用の窒化
膜、１２０は金属配線層、１２１はパッシベーション膜
である。
フィールド酸化膜、１０９，１１２及び１１９は層間絶
縁膜である。１１３はエッチングストッパー用の窒化
膜、１２０は金属配線層、１２１はパッシベーション膜
である。
【０００８】
【発明が解決しようとする課題】ＤＲΑΜセルにおいて
は、情報は微細なキャパシタに蓄積された電荷の有無に
より行われている。したがって、安定な動作をさせるに
はキャパシタの静電容量をある値よりも大きくしなけれ
ばならない。
は、情報は微細なキャパシタに蓄積された電荷の有無に
より行われている。したがって、安定な動作をさせるに
はキャパシタの静電容量をある値よりも大きくしなけれ
ばならない。
【０００９】しかしながら、上記のような従来の構成で
は、シリンダー型のストレージノードの底面、内側側面
及び外側側面を有効に利用して、ＤＲΑＭのストレーシ
キャパシタの容量を稼ぎ出してはいるものの、更なる微
細化においては必要となる容量値を得ることが困難とな
り、高密度ＤＲΑΜを実現することができなかった。
は、シリンダー型のストレージノードの底面、内側側面
及び外側側面を有効に利用して、ＤＲΑＭのストレーシ
キャパシタの容量を稼ぎ出してはいるものの、更なる微
細化においては必要となる容量値を得ることが困難とな
り、高密度ＤＲΑΜを実現することができなかった。
【００１０】本発明は、微細化において必要となる容量
値を得ることができ、高密度化を実現することができる
半導体装置及びその製造方法を提供することを目的とす
る。
値を得ることができ、高密度化を実現することができる
半導体装置及びその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、キャパシタ電極を備えたキャパシタ構造を有する半
導体装置において、キャパシタ電極は、底つきの円筒状
に加工された導体の内側底面部と、外周側壁部とを備た
キャパシタ構造であり、底面部及び側壁部は、粗面導体
により構成する。
は、キャパシタ電極を備えたキャパシタ構造を有する半
導体装置において、キャパシタ電極は、底つきの円筒状
に加工された導体の内側底面部と、外周側壁部とを備た
キャパシタ構造であり、底面部及び側壁部は、粗面導体
により構成する。
【００１２】上記粗面導体は、粗面ポリシリコンであっ
てもよく、上記キャパシタ構造を有する半導体装置は、
メモリセルであってもよい。
てもよく、上記キャパシタ構造を有する半導体装置は、
メモリセルであってもよい。
【００１３】また、本発明に係る半導体装置の製造方法
は、キャパシタ電極を備えたキャパシタ構造を有する半
導体装置の製造方法において、第１の粗面導体を形成す
る工程と、粗面導体上にこれとはエッチングレートの異
なる犠牲膜を形成パターニングする工程と、第２の粗面
導体を形成する工程と、犠牲膜の側壁部分のみに第２の
粗面導体を残す工程と、犠牲膜を除去する工程とを順次
実施することを特徴とする。
は、キャパシタ電極を備えたキャパシタ構造を有する半
導体装置の製造方法において、第１の粗面導体を形成す
る工程と、粗面導体上にこれとはエッチングレートの異
なる犠牲膜を形成パターニングする工程と、第２の粗面
導体を形成する工程と、犠牲膜の側壁部分のみに第２の
粗面導体を残す工程と、犠牲膜を除去する工程とを順次
実施することを特徴とする。
【００１４】本発明に係る半導体装置の製造方法は、キ
ャパシタ電極を備えたキャパシタ構造を有する半導体装
置の製造方法において、第１の粗面導体を形成する工程
と、粗面導体上にこれとはエッチングレートの異なる第
１の犠牲膜を形成する工程と、第１の犠牲膜上にエッチ
ングレートよりエッチングレートの小さな第２の犠牲膜
を形成する工程と、第１の犠牲膜及び第２の犠牲膜をパ
ターニングして第２の犠牲膜を第１の犠牲膜上に庇状に
加工する工程と、少なくとも第１の犠牲膜の側壁部分に
第２の粗面導体を残す工程と、第１の犠牲膜及び第２の
犠牲膜を除去する工程とを順次実施することを特徴とす
る。
ャパシタ電極を備えたキャパシタ構造を有する半導体装
置の製造方法において、第１の粗面導体を形成する工程
と、粗面導体上にこれとはエッチングレートの異なる第
１の犠牲膜を形成する工程と、第１の犠牲膜上にエッチ
ングレートよりエッチングレートの小さな第２の犠牲膜
を形成する工程と、第１の犠牲膜及び第２の犠牲膜をパ
ターニングして第２の犠牲膜を第１の犠牲膜上に庇状に
加工する工程と、少なくとも第１の犠牲膜の側壁部分に
第２の粗面導体を残す工程と、第１の犠牲膜及び第２の
犠牲膜を除去する工程とを順次実施することを特徴とす
る。
【００１５】本発明に係る半導体装置の製造方法は、上
記犠牲膜の断面形状を逆テーパー状に加工するものであ
ってもよい。
記犠牲膜の断面形状を逆テーパー状に加工するものであ
ってもよい。
【００１６】上記粗面導体は、粗面ポリシリコンであっ
てもよく、上記キャパシタ構造を有する半導体装置は、
メモリセルであってもよい。
てもよく、上記キャパシタ構造を有する半導体装置は、
メモリセルであってもよい。
【００１７】
【発明の実施の形態】本発明に係る半導体装置は、半導
体メモリ装置としてシリンダー型キャパシタを用いたＤ
ＲΑΜセルに適用することができる。
体メモリ装置としてシリンダー型キャパシタを用いたＤ
ＲΑΜセルに適用することができる。
【００１８】図１は本発明の第１の実施形態に係る半導
体装置のメモリセル構造を示す断面図である。
体装置のメモリセル構造を示す断面図である。
【００１９】図１において、１はＰ型シリコン基板、２
はメモリセルを囲むように形成されたガードＮ層、３は
ガードＮ層に囲まれたＰウェルである。４は隣接メモリ
セルを分離するフィールド酸化膜、５はスイッチングト
ランジスタのゲート酸化膜、６はゲート電極である。ゲ
ート電極の側面にはサイドウォール８が形成されてい
る。ゲート電極側壁下部のシリコン基板にはＮ型拡散層
７が形成されている。
はメモリセルを囲むように形成されたガードＮ層、３は
ガードＮ層に囲まれたＰウェルである。４は隣接メモリ
セルを分離するフィールド酸化膜、５はスイッチングト
ランジスタのゲート酸化膜、６はゲート電極である。ゲ
ート電極の側面にはサイドウォール８が形成されてい
る。ゲート電極側壁下部のシリコン基板にはＮ型拡散層
７が形成されている。
【００２０】その上には絶縁膜９が形成され、スイッチ
ングトランジスタの拡散層上にコンタクト１０が形成さ
れていて、ビットライン１１とスイッチングトランジス
タの拡散層が接続されている。
ングトランジスタの拡散層上にコンタクト１０が形成さ
れていて、ビットライン１１とスイッチングトランジス
タの拡散層が接続されている。
【００２１】さらに、その上には絶縁膜１２とストッパ
窒化膜１３が形成され、その一部にコンタクトが開けら
れ、そのコンタクト内にはポリシリコンプラグ１５が埋
め込まれている。
窒化膜１３が形成され、その一部にコンタクトが開けら
れ、そのコンタクト内にはポリシリコンプラグ１５が埋
め込まれている。
【００２２】このプラグの上には、ストレージノードポ
リシリコン１６，１７，１８，１９から構成されるシリ
ンダー状のストレージ電極が形成されている。これらポ
リシリコンで形成されたストレージ電極のうち、ストレ
ージノードポリシリコン１６，１８は通常のものである
が、ストレージノードポリシリコン１７，１９は表面に
微細な凹凸をもった粗面ポリシリコン（粗面導体）によ
って構成されている。すなわち、ストレージ電極の底面
とシリンダー外周部には実効表面積の大きな粗面ポリシ
リコンが使われている。
リシリコン１６，１７，１８，１９から構成されるシリ
ンダー状のストレージ電極が形成されている。これらポ
リシリコンで形成されたストレージ電極のうち、ストレ
ージノードポリシリコン１６，１８は通常のものである
が、ストレージノードポリシリコン１７，１９は表面に
微細な凹凸をもった粗面ポリシリコン（粗面導体）によ
って構成されている。すなわち、ストレージ電極の底面
とシリンダー外周部には実効表面積の大きな粗面ポリシ
リコンが使われている。
【００２３】上記ストレージ電極とスイッチングトラン
ジスタの拡散層とは、プラグ１５を介して電気的に接続
されている。ストレージ電極上には誘電体薄膜３３（図
示せず）及びプレート電極２０が形成されていてキャパ
シタを構成している。さらにその上には絶縁膜２１、金
属配線層２２及びパッシベーション膜２３が形成されて
いる。
ジスタの拡散層とは、プラグ１５を介して電気的に接続
されている。ストレージ電極上には誘電体薄膜３３（図
示せず）及びプレート電極２０が形成されていてキャパ
シタを構成している。さらにその上には絶縁膜２１、金
属配線層２２及びパッシベーション膜２３が形成されて
いる。
【００２４】以下、上述のように構成された半導体装置
の製造方法を説明する。
の製造方法を説明する。
【００２５】図２〜図８は上記メモリセル構造の製造工
程を説明するための工程断面図である。
程を説明するための工程断面図である。
【００２６】まず、抵抗率１０Ωｃｍ程度のＰ型基板１
を用意し、ＬＯＣＯＳ（Local Oxidation of Silicon）
法などを用いてフィールド酸化膜４を形成する。リンを
８００ｋｅＶ、１×１０13ｃｍ-2程度の条件でイオン注
入し、埋め込まれたＮガード層２を形成する。また、ボ
ロンを５００ｋｅＶ、１００ｋｅＶ、３０ｋｅＶそれぞ
れ５×１０12Ｃｍ-2程度の条件てイオン注入しＰウェル
３を形成する。
を用意し、ＬＯＣＯＳ（Local Oxidation of Silicon）
法などを用いてフィールド酸化膜４を形成する。リンを
８００ｋｅＶ、１×１０13ｃｍ-2程度の条件でイオン注
入し、埋め込まれたＮガード層２を形成する。また、ボ
ロンを５００ｋｅＶ、１００ｋｅＶ、３０ｋｅＶそれぞ
れ５×１０12Ｃｍ-2程度の条件てイオン注入しＰウェル
３を形成する。
【００２７】次に、熱酸化によりゲート酸化膜５を６ｎ
ｍ程度つけ、その上にゲート電極６となるリンを高濃度
に含んだ１５０ｎｍ程度のポリシリコンをＣＶＤ法によ
り堆積させる。ホトリソグラフィーによりゲート電極を
パターニングする。ゲート電極及びフィールド酸化膜を
マスクにして、イオン注入により、低濃度Ｎ型拡散層７
を形成する。ここまでの工程により、図２に示すような
断面形状が得られる。
ｍ程度つけ、その上にゲート電極６となるリンを高濃度
に含んだ１５０ｎｍ程度のポリシリコンをＣＶＤ法によ
り堆積させる。ホトリソグラフィーによりゲート電極を
パターニングする。ゲート電極及びフィールド酸化膜を
マスクにして、イオン注入により、低濃度Ｎ型拡散層７
を形成する。ここまでの工程により、図２に示すような
断面形状が得られる。
【００２８】次に、図３に示すように、全面に酸化膜を
ＣＶＤ法により膜厚１５０ｎｍ程度堆積させ、異方性ド
ライエッチングによりゲート電極のエッジ部のみにサイ
ドウォール８を形成する。
ＣＶＤ法により膜厚１５０ｎｍ程度堆積させ、異方性ド
ライエッチングによりゲート電極のエッジ部のみにサイ
ドウォール８を形成する。
【００２９】その上に、ＣＶＤ法により層間絶縁膜９と
してＢＰＳＧ（ボロン・リンガラス）を４００ｎｍ程度
堆積させ、８５０℃程度のリフローを施すと図３に示す
ような断面形状が得られる。
してＢＰＳＧ（ボロン・リンガラス）を４００ｎｍ程度
堆積させ、８５０℃程度のリフローを施すと図３に示す
ような断面形状が得られる。
【００３０】次に、図４に示すように、層間絶縁膜にコ
ンタクトホール１０を開口させ、この上にリンを高濃度
に含んだポリシリコン（図示省略）をＣＶＤ法により膜
厚５０ｎｍ程度堆積させ、さらにその上にビットライン
１１となるタングステンシリサイドをスッパタ法により
１２０ｎｍ程度堆積させ、パターニングする。
ンタクトホール１０を開口させ、この上にリンを高濃度
に含んだポリシリコン（図示省略）をＣＶＤ法により膜
厚５０ｎｍ程度堆積させ、さらにその上にビットライン
１１となるタングステンシリサイドをスッパタ法により
１２０ｎｍ程度堆積させ、パターニングする。
【００３１】その上に、ＣＶＤ法により層間絶縁膜１２
としてＢＰＳＧ（ボロン・リンガラス）を４００ｎｍ程
度堆積させ、８５０℃程度のリフローを施すと図４に示
すような断面形状が得られる。
としてＢＰＳＧ（ボロン・リンガラス）を４００ｎｍ程
度堆積させ、８５０℃程度のリフローを施すと図４に示
すような断面形状が得られる。
【００３２】次に、図５に示すように、後の工程でエッ
チングストッパとなる窒化膜１３をＣＶＤ法により膜厚
５０ｎｍ程度堆積させ、ホトリソグラフィー及びプラズ
マエッチング技術により、コンタクトホール１５をスト
レージ電極の接続予定領域に開口させる。プラグ１５と
なるリンドープのポリシリコンをＣＶＤ法により膜厚４
００ｎｍ程度堆積させ、異方性のドライエッチングによ
りコンタクトホール内に埋め込む。ここまでの工程によ
り、図５に示すような断面形状が得られる。
チングストッパとなる窒化膜１３をＣＶＤ法により膜厚
５０ｎｍ程度堆積させ、ホトリソグラフィー及びプラズ
マエッチング技術により、コンタクトホール１５をスト
レージ電極の接続予定領域に開口させる。プラグ１５と
なるリンドープのポリシリコンをＣＶＤ法により膜厚４
００ｎｍ程度堆積させ、異方性のドライエッチングによ
りコンタクトホール内に埋め込む。ここまでの工程によ
り、図５に示すような断面形状が得られる。
【００３３】次に、キャパシタを形成していく。まず、
図６に示すように、リンを高濃度に含むポリシリコン１
６をＣＶＤ法により膜厚５０ｎｍ程度堆積させる。この
ポリシリコンは通常の条件（例えば、ＳｉＨ4を原料ガ
スとし温度６２０℃圧力０．２Ｔｏｒｒ）で形成されそ
の表面は平滑である。その上に表面に微小な凹凸をもつ
実効表面積の大きな粗面ポリシリコン１７を膜厚１５０
ｎｍ程度堆積させる。このとき、ＣＶＤの生成温度が非
常に重要で、原料ガスをＳｉＨ4、圧力を０．２Ｔｏｒ
ｒとした場合、温度５５５℃以下では得られる膜は非晶
質で、５８０℃以上では多結晶となり、その間の温度で
は両者の混合膜で、表面に微小な凹凸をもった膜とな
る。ここではスループットや膜厚バラツキから５７０℃
で製膜を行い、実効表面積約２倍が得られた。
図６に示すように、リンを高濃度に含むポリシリコン１
６をＣＶＤ法により膜厚５０ｎｍ程度堆積させる。この
ポリシリコンは通常の条件（例えば、ＳｉＨ4を原料ガ
スとし温度６２０℃圧力０．２Ｔｏｒｒ）で形成されそ
の表面は平滑である。その上に表面に微小な凹凸をもつ
実効表面積の大きな粗面ポリシリコン１７を膜厚１５０
ｎｍ程度堆積させる。このとき、ＣＶＤの生成温度が非
常に重要で、原料ガスをＳｉＨ4、圧力を０．２Ｔｏｒ
ｒとした場合、温度５５５℃以下では得られる膜は非晶
質で、５８０℃以上では多結晶となり、その間の温度で
は両者の混合膜で、表面に微小な凹凸をもった膜とな
る。ここではスループットや膜厚バラツキから５７０℃
で製膜を行い、実効表面積約２倍が得られた。
【００３４】この後、ポリシリコンに導電性をもたせる
ため、リンを４０ｋｅＶ、５×１０15ｃｍ-2程度の条件
でイオン注入する。ここまでの工程により、図６に示す
ような断面形状が得られる。
ため、リンを４０ｋｅＶ、５×１０15ｃｍ-2程度の条件
でイオン注入する。ここまでの工程により、図６に示す
ような断面形状が得られる。
【００３５】この構造上に、図７に示すように、酸化膜
５１をＣＶＤ法により膜厚５００ｎｍ程度堆積させ、ス
トレージノード状にパターニングする。さらに前記工程
（図６の工程）と同様に通常ポリシリコン１８（膜厚３
０ｎｍ程度）と粗面ポリシリコン１９（膜厚１５０ｎｍ
程度）を積層させて堆積させる。前記工程と同様な方法
でリンを４０ｋｅＶ、５×１０15ｃｍ-2程度の条件でイ
オン注入する。ここまでの工程により、図７に示すよう
な断面形状が得られる。
５１をＣＶＤ法により膜厚５００ｎｍ程度堆積させ、ス
トレージノード状にパターニングする。さらに前記工程
（図６の工程）と同様に通常ポリシリコン１８（膜厚３
０ｎｍ程度）と粗面ポリシリコン１９（膜厚１５０ｎｍ
程度）を積層させて堆積させる。前記工程と同様な方法
でリンを４０ｋｅＶ、５×１０15ｃｍ-2程度の条件でイ
オン注入する。ここまでの工程により、図７に示すよう
な断面形状が得られる。
【００３６】次に、図８に示すように、異方性の強いド
ライエッチング法により積層されたポリシリコンをエッ
チングして、ストレージノード状にパターニングされた
酸化膜５１の周囲にサイドウォールを形成する。その後
不要となった酸化膜５１を希フッ酸水溶液で除去する。
このとき窒化膜１３はフッ酸によってエッチングされな
いためエッチングストッパーとして機能する。ここまで
の工程によりキャパシタのストレージノード電極が形成
される。
ライエッチング法により積層されたポリシリコンをエッ
チングして、ストレージノード状にパターニングされた
酸化膜５１の周囲にサイドウォールを形成する。その後
不要となった酸化膜５１を希フッ酸水溶液で除去する。
このとき窒化膜１３はフッ酸によってエッチングされな
いためエッチングストッパーとして機能する。ここまで
の工程によりキャパシタのストレージノード電極が形成
される。
【００３７】この上にキャパシタの誘電体薄膜となる窒
化膜（不図示）をＣＶＤ法により膜厚５ｎｍ程度堆積さ
せ、膜の欠陥密度及びリーク電流低減のため８５０℃の
ウェット雰囲気でアニールを施す。さらにその上に、キ
ャパシタのプレート電極２０となるリンを高濃度に含む
ポリシリコンをＣＶＤ法で膜厚１００ｎｍ程度堆積させ
る。ここまでの工程により、図８に示すような断面形状
が得られる。
化膜（不図示）をＣＶＤ法により膜厚５ｎｍ程度堆積さ
せ、膜の欠陥密度及びリーク電流低減のため８５０℃の
ウェット雰囲気でアニールを施す。さらにその上に、キ
ャパシタのプレート電極２０となるリンを高濃度に含む
ポリシリコンをＣＶＤ法で膜厚１００ｎｍ程度堆積させ
る。ここまでの工程により、図８に示すような断面形状
が得られる。
【００３８】以降の工程について図示は省略するが、層
間絶縁膜を堆積させ、平坦化処理を行った後、金属配線
を例えばアルミ合金のような材料で形成パターニング
し、最後にパッシベーション膜をつけウェハプロセスを
終了する。
間絶縁膜を堆積させ、平坦化処理を行った後、金属配線
を例えばアルミ合金のような材料で形成パターニング
し、最後にパッシベーション膜をつけウェハプロセスを
終了する。
【００３９】次に動作を説明する。
【００４０】メモリセルの動作としては、従来のものと
同一である。すなわち、図１において、ワードラインの
電圧をハイレベルにすることにより、スイッチングトラ
ンジスタのゲート電極６をハイレベルとし、スイッチン
グトランジスタを導通させてキャパシタとビットライン
１１を接続して、情報をビットラインからキャパシタへ
書き込みまた逆にキャパシタからビットラインへ情報を
読み出す。ワードラインがローレベルの間はスイッチン
グトランジスタはカットオフし、情報はキャパシタに保
持される。
同一である。すなわち、図１において、ワードラインの
電圧をハイレベルにすることにより、スイッチングトラ
ンジスタのゲート電極６をハイレベルとし、スイッチン
グトランジスタを導通させてキャパシタとビットライン
１１を接続して、情報をビットラインからキャパシタへ
書き込みまた逆にキャパシタからビットラインへ情報を
読み出す。ワードラインがローレベルの間はスイッチン
グトランジスタはカットオフし、情報はキャパシタに保
持される。
【００４１】以上説明したように、第１の実施形態に係
る半導体装置は、シリンダー状（円筒状）のストレージ
電極の底面及び外周部が、表面に微細な凹凸をもった粗
面ポリシリコン（粗面導体）からなるストレージノード
ポリシリコン１７，１９によって構成されたキャパシタ
構造を有し、キャパシタ電極をシリンダー状に加工し、
さらにその底部と外周部に実効表面積の大きな粗面ポリ
シリコンにより構成するようにしたので、小さなセル面
積で大きな静電容量を得ることができる。したがって、
メモリ動作が安定でしかもより微細なメモリセルを実現
することができ、高密度化を図ることができる。
る半導体装置は、シリンダー状（円筒状）のストレージ
電極の底面及び外周部が、表面に微細な凹凸をもった粗
面ポリシリコン（粗面導体）からなるストレージノード
ポリシリコン１７，１９によって構成されたキャパシタ
構造を有し、キャパシタ電極をシリンダー状に加工し、
さらにその底部と外周部に実効表面積の大きな粗面ポリ
シリコンにより構成するようにしたので、小さなセル面
積で大きな静電容量を得ることができる。したがって、
メモリ動作が安定でしかもより微細なメモリセルを実現
することができ、高密度化を図ることができる。
【００４２】具体的な数値を用いて効果を定量的に説明
する。
する。
【００４３】図９はストレージノード電極の表面積を計
算するためのモデルを示した模式図である。シリンダー
底面を半円と正方形の合成とみなし、短辺をａ、長辺を
２ａ、シリンダーの厚みと高さをそれぞれｂとｈとす
る。この形状のシリンダー裏側底面以外の総表面積がキ
ャパシタに使われることになる。従来の方法では全ての
面で実効面積倍率はほぼ１である。
算するためのモデルを示した模式図である。シリンダー
底面を半円と正方形の合成とみなし、短辺をａ、長辺を
２ａ、シリンダーの厚みと高さをそれぞれｂとｈとす
る。この形状のシリンダー裏側底面以外の総表面積がキ
ャパシタに使われることになる。従来の方法では全ての
面で実効面積倍率はほぼ１である。
【００４４】本実施形態ではこれらのうちシリンダー底
面と外側周囲部分に粗面ポリシリコンを用いているた
め、この部分に実効面積倍率がかけられる。
面と外側周囲部分に粗面ポリシリコンを用いているた
め、この部分に実効面積倍率がかけられる。
【００４５】上記パラメータとして次の値を用いた。ｂ
＝０．０７μｍ、ｈ＝０．６μｍ、粗面ポリシリコンの
実効面積倍率２．５、さらに誘電体薄膜の膜厚と比誘電
率をそれぞれ７ｎｍと６．８と仮定し、２ａとセルの静
電容量の関係を求めたのが図１０である。図１０から明
らかなように、大幅な静電容量の増大が図られる。ま
た、より小さな寸法で同一の必要容量が得られるのがわ
かる。例えば、必要容量を２０ｆＦとした場合、従来例
では長辺方向寸法０．４μｍ程度が限界であったのが、
本実施形態では約０．２３μｍまで縮小しても容量を確
保することができる。
＝０．０７μｍ、ｈ＝０．６μｍ、粗面ポリシリコンの
実効面積倍率２．５、さらに誘電体薄膜の膜厚と比誘電
率をそれぞれ７ｎｍと６．８と仮定し、２ａとセルの静
電容量の関係を求めたのが図１０である。図１０から明
らかなように、大幅な静電容量の増大が図られる。ま
た、より小さな寸法で同一の必要容量が得られるのがわ
かる。例えば、必要容量を２０ｆＦとした場合、従来例
では長辺方向寸法０．４μｍ程度が限界であったのが、
本実施形態では約０．２３μｍまで縮小しても容量を確
保することができる。
【００４６】また、別な見方をすると、より低いシリン
ダー形状で必要容量が得られるので、段差が小さくなり
平坦化が促進され、上層微細パターンのホトリソグラフ
ィーにおけるフォーカスマージンが拡大し、より一層の
微細化が可能となる。
ダー形状で必要容量が得られるので、段差が小さくなり
平坦化が促進され、上層微細パターンのホトリソグラフ
ィーにおけるフォーカスマージンが拡大し、より一層の
微細化が可能となる。
【００４７】さらに、まだ実用化には課題の多い高誘電
体を用いずに、従来から実績のある窒化膜を用いても必
要容量が得られ、メモリデバイスの早期実用化が図られ
るという利点もある。
体を用いずに、従来から実績のある窒化膜を用いても必
要容量が得られ、メモリデバイスの早期実用化が図られ
るという利点もある。
【００４８】図１１及び図１２は本発明の第２の実施形
態に係る半導体装置のメモリセル構造の製造工程を説明
するための工程断面図である。なお、本実施形態に係る
半導体装置の説明にあたり第１の実施形態に係る半導体
装置と同一構成部分には同一符号を付している。
態に係る半導体装置のメモリセル構造の製造工程を説明
するための工程断面図である。なお、本実施形態に係る
半導体装置の説明にあたり第１の実施形態に係る半導体
装置と同一構成部分には同一符号を付している。
【００４９】前記第１の実施形態の図６までは全く同一
の工程を経る。
の工程を経る。
【００５０】この構造上に、図１１に示すように、酸化
膜５２をＣＶＤ法により膜厚５００ｎｍ程度堆積させ、
ストレージノード状にパターニングする。このとき、酸
化膜のエッジが下に行くほど細るようなアンダーカット
をもたせて仕上げる。この上に、第１の実施形態と同様
に通常ポリシリコン１８（膜厚３０ｎｍ程度）と粗面ポ
リシリコン１９（膜厚１５０ｎｍ程度）を積層させて堆
積させ、リンを４０ｋｅＶ、５×１０15ｃｍ-2程度の条
件でイオン注入する。ここまでの工程により、図１１に
示すような断面形状が得られる。
膜５２をＣＶＤ法により膜厚５００ｎｍ程度堆積させ、
ストレージノード状にパターニングする。このとき、酸
化膜のエッジが下に行くほど細るようなアンダーカット
をもたせて仕上げる。この上に、第１の実施形態と同様
に通常ポリシリコン１８（膜厚３０ｎｍ程度）と粗面ポ
リシリコン１９（膜厚１５０ｎｍ程度）を積層させて堆
積させ、リンを４０ｋｅＶ、５×１０15ｃｍ-2程度の条
件でイオン注入する。ここまでの工程により、図１１に
示すような断面形状が得られる。
【００５１】次に、図１２に示すように、第１の実施形
態と同様に異方性の強いドライエッチング法により積層
されたポリシリコンをエッチングして、酸化膜５２の周
囲にサイドウォールを形成する。その後不要となった酸
化膜５２を希フッ酸水溶液で除去する。このとき、酸化
膜５２のアンダーカット部分に粗面ポリシリコンが回り
込んでいるため、異方性エッチングでのサイドウォール
の肩落ちが防止でき、ストレージノード電極の実効面積
を大きく取ることができる。ここまでの工程により図１
２に示すようにキャパシタのストレージノード電極が形
成される。
態と同様に異方性の強いドライエッチング法により積層
されたポリシリコンをエッチングして、酸化膜５２の周
囲にサイドウォールを形成する。その後不要となった酸
化膜５２を希フッ酸水溶液で除去する。このとき、酸化
膜５２のアンダーカット部分に粗面ポリシリコンが回り
込んでいるため、異方性エッチングでのサイドウォール
の肩落ちが防止でき、ストレージノード電極の実効面積
を大きく取ることができる。ここまでの工程により図１
２に示すようにキャパシタのストレージノード電極が形
成される。
【００５２】以降の工程は、第１の実施形態と同一であ
る。
る。
【００５３】また、動作については、第１の実施形態と
同一である。
同一である。
【００５４】以上説明したように、第２の実施形態に係
る半導体装置は、犠牲膜の断面形状を逆テーパー状に加
工するようにしたので、容量増大に重要な働きをするシ
リンダー外周部に効果的に粗面ポリシリコンを形成で
き、小さなセル面積で大きな静電容量が得ることができ
る。したがって、メモリ動作が安定でしかもより微細な
メモリセルを実現することができ、高密度化を図ること
ができる。
る半導体装置は、犠牲膜の断面形状を逆テーパー状に加
工するようにしたので、容量増大に重要な働きをするシ
リンダー外周部に効果的に粗面ポリシリコンを形成で
き、小さなセル面積で大きな静電容量が得ることができ
る。したがって、メモリ動作が安定でしかもより微細な
メモリセルを実現することができ、高密度化を図ること
ができる。
【００５５】図１３及び図１４は本発明の第３の実施形
態に係る半導体装置のメモリセル構造の製造工程を説明
するための工程断面図である。なお、本実施形態に係る
半導体装置の説明にあたり第１の実施形態に係る半導体
装置と同一構成部分には同一符号を付している。
態に係る半導体装置のメモリセル構造の製造工程を説明
するための工程断面図である。なお、本実施形態に係る
半導体装置の説明にあたり第１の実施形態に係る半導体
装置と同一構成部分には同一符号を付している。
【００５６】前記第２の実施形態と同様に、前記第１の
実施形態の図６までは全く同一の工程を経る。
実施形態の図６までは全く同一の工程を経る。
【００５７】この構造上に、図１３に示すように、リン
を含んだ酸化膜（ＰＳＧ）５３をＣＶＤ法により膜厚４
５０ｎｍ程度堆積させ、さらに不純物を含まない酸化膜
５４を膜厚５０ｎｍ程度積層させる。この積層膜をスト
レージノード状にパターニングする。このとき、酸化膜
にリンが高濃度に含まれているとエッチング速度が速く
なり、不純物を含まない酸化膜を庇状に残し、その下の
ＰＳＧをアンダーカットさせて仕上げることができる。
この上に、第１の実施形態と同様に通常ポリシリコン１
８（膜厚３０ｎｍ程度）と粗面ポリシリコン１９（膜厚
１５０ｎｍ程度）を積層させて堆積させ、リンを４０ｋ
ｅＶ、５×１０15ｃｍ-2程度の条件でイオン注入する。
ここまでの工程により、図１３に示すような断面形状が
得られる。
を含んだ酸化膜（ＰＳＧ）５３をＣＶＤ法により膜厚４
５０ｎｍ程度堆積させ、さらに不純物を含まない酸化膜
５４を膜厚５０ｎｍ程度積層させる。この積層膜をスト
レージノード状にパターニングする。このとき、酸化膜
にリンが高濃度に含まれているとエッチング速度が速く
なり、不純物を含まない酸化膜を庇状に残し、その下の
ＰＳＧをアンダーカットさせて仕上げることができる。
この上に、第１の実施形態と同様に通常ポリシリコン１
８（膜厚３０ｎｍ程度）と粗面ポリシリコン１９（膜厚
１５０ｎｍ程度）を積層させて堆積させ、リンを４０ｋ
ｅＶ、５×１０15ｃｍ-2程度の条件でイオン注入する。
ここまでの工程により、図１３に示すような断面形状が
得られる。
【００５８】次に、図１４に示すように、第１の実施形
態と同様に異方性の強いドライエッチング法により積層
されたポリシリコンをエッチングして、積層膜５３，５
４の周囲にサイドウォールを形成する。その後不要とな
った積層膜５３，５４を希フッ酸水溶液で除去する。こ
のとき、アンダーカット部分に粗面ポリシリコンが回り
込んでいるため、異方性エッチングでのサイドウォール
の肩落ちが防止でき、ストレージノード電極の実効面積
を大きく取ることができる。ここまでの工程により図１
４に示すようにキャパシタのストレージノード電極が形
成される。
態と同様に異方性の強いドライエッチング法により積層
されたポリシリコンをエッチングして、積層膜５３，５
４の周囲にサイドウォールを形成する。その後不要とな
った積層膜５３，５４を希フッ酸水溶液で除去する。こ
のとき、アンダーカット部分に粗面ポリシリコンが回り
込んでいるため、異方性エッチングでのサイドウォール
の肩落ちが防止でき、ストレージノード電極の実効面積
を大きく取ることができる。ここまでの工程により図１
４に示すようにキャパシタのストレージノード電極が形
成される。
【００５９】以降の工程は、第１の実施形態と同一であ
る。
る。
【００６０】また、動作については、第１の実施形態と
同一である。
同一である。
【００６１】以上説明したように、第３の実施形態に係
る半導体装置は、不純物を含まない酸化膜を庇状に残
し、その下のＰＳＧをアンダーカットさせて仕上げるよ
うにしたので、異方性エッチングでのサイドウォールの
肩落ちを防止して、ストレージノード電極の実効面積を
大きく取ることができる。したがって、容量増大に重要
な働きをするシリンダー外周部に効果的に粗面ポリシリ
コンを形成できるので、小さなセル面積で大きな静電容
量が得られ、メモリ動作が安定でしかもより微細なメモ
リセルを実現することができ、高密度化を図ることがで
きる。
る半導体装置は、不純物を含まない酸化膜を庇状に残
し、その下のＰＳＧをアンダーカットさせて仕上げるよ
うにしたので、異方性エッチングでのサイドウォールの
肩落ちを防止して、ストレージノード電極の実効面積を
大きく取ることができる。したがって、容量増大に重要
な働きをするシリンダー外周部に効果的に粗面ポリシリ
コンを形成できるので、小さなセル面積で大きな静電容
量が得られ、メモリ動作が安定でしかもより微細なメモ
リセルを実現することができ、高密度化を図ることがで
きる。
【００６２】なお、上記各実施形態では、ＤＲＡＭセル
に用いられるキャパシタについて説明したが、キャパシ
タ電極を備えたキャパシタ構造を有する半導体装置であ
ればすべて適用可能であり、その他の集積回路において
微小面積で大きな静電容量が必要なデバイスにも適用可
能である。
に用いられるキャパシタについて説明したが、キャパシ
タ電極を備えたキャパシタ構造を有する半導体装置であ
ればすべて適用可能であり、その他の集積回路において
微小面積で大きな静電容量が必要なデバイスにも適用可
能である。
【００６３】また、キャパシタ誘電体薄膜は窒化膜に限
らず、酸化タンタルやチタン酸バリウムストロンチウム
（ＢＳＴ）などの高誘電体、あるいはさらに強誘電体を
適用することもできる。
らず、酸化タンタルやチタン酸バリウムストロンチウム
（ＢＳＴ）などの高誘電体、あるいはさらに強誘電体を
適用することもできる。
【００６４】また、上記各実施形態では、粗面導体とし
て表面に微細な凹凸をもった粗面ポリシリコンを用いて
いるが、実効表面積の大きな導体であればどのような導
体でもよい。
て表面に微細な凹凸をもった粗面ポリシリコンを用いて
いるが、実効表面積の大きな導体であればどのような導
体でもよい。
【００６５】さらに、上記各実施形態に係る半導体装置
が、底つきの円筒状に加工された導体の内側底面部分
と、外周側壁部分とが、粗面導体で構成されたキャパシ
タ構造を有するものであれば、どのような構成でもよ
く、その製造プロセス、キャパシタ誘電体膜等の加工方
法、その他部分の半導体装置の加工方法、各種電極の配
置状態等は上記各実施形態に限定されない。
が、底つきの円筒状に加工された導体の内側底面部分
と、外周側壁部分とが、粗面導体で構成されたキャパシ
タ構造を有するものであれば、どのような構成でもよ
く、その製造プロセス、キャパシタ誘電体膜等の加工方
法、その他部分の半導体装置の加工方法、各種電極の配
置状態等は上記各実施形態に限定されない。
【００６６】
【発明の効果】本発明に係る半導体装置では、キャパシ
タ電極は、底つきの円筒状に加工された導体の内側底面
部と、外周側壁部とを備たキャパシタ構造であり、底面
部及び側壁部は、粗面導体により構成したので、微細化
において必要となる容量値を得ることができ、高密度化
を実現することができる。
タ電極は、底つきの円筒状に加工された導体の内側底面
部と、外周側壁部とを備たキャパシタ構造であり、底面
部及び側壁部は、粗面導体により構成したので、微細化
において必要となる容量値を得ることができ、高密度化
を実現することができる。
【００６７】本発明に係る半導体装置の製造方法では、
第１の粗面導体を形成する工程と、粗面導体上にこれと
はエッチングレートの異なる犠牲膜を形成パターニング
する工程と、第２の粗面導体を形成する工程と、犠牲膜
の側壁部分のみに第２の粗面導体を残す工程と、犠牲膜
を除去する工程とを順次実施するようにしたので、小さ
なセル面積で大きな静電容量を得ることができ、動作が
安定でより高密度化を図ることができる半導体装置が実
現できる。
第１の粗面導体を形成する工程と、粗面導体上にこれと
はエッチングレートの異なる犠牲膜を形成パターニング
する工程と、第２の粗面導体を形成する工程と、犠牲膜
の側壁部分のみに第２の粗面導体を残す工程と、犠牲膜
を除去する工程とを順次実施するようにしたので、小さ
なセル面積で大きな静電容量を得ることができ、動作が
安定でより高密度化を図ることができる半導体装置が実
現できる。
【００６８】本発明に係る半導体装置の製造方法は、第
１の粗面導体を形成する工程と、粗面導体上にこれとは
エッチングレートの異なる第１の犠牲膜を形成する工程
と、第１の犠牲膜上にエッチングレートよりエッチング
レートの小さな第２の犠牲膜を形成する工程と、第１の
犠牲膜及び第２の犠牲膜をパターニングして第２の犠牲
膜を第１の犠牲膜上に庇状に加工する工程と、少なくと
も第１の犠牲膜の側壁部分に第２の粗面導体を残す工程
と、第１の犠牲膜及び第２の犠牲膜を除去する工程とを
順次実施するようにしたので、容量増大に重要な働きを
する円筒状外周部に効果的に粗面導体を形成でき、小さ
なセル面積で大きな静電容量が得られ、動作が安定でし
かもより微細な半導体装置を実現することができ、高密
度化を図ることができる。
１の粗面導体を形成する工程と、粗面導体上にこれとは
エッチングレートの異なる第１の犠牲膜を形成する工程
と、第１の犠牲膜上にエッチングレートよりエッチング
レートの小さな第２の犠牲膜を形成する工程と、第１の
犠牲膜及び第２の犠牲膜をパターニングして第２の犠牲
膜を第１の犠牲膜上に庇状に加工する工程と、少なくと
も第１の犠牲膜の側壁部分に第２の粗面導体を残す工程
と、第１の犠牲膜及び第２の犠牲膜を除去する工程とを
順次実施するようにしたので、容量増大に重要な働きを
する円筒状外周部に効果的に粗面導体を形成でき、小さ
なセル面積で大きな静電容量が得られ、動作が安定でし
かもより微細な半導体装置を実現することができ、高密
度化を図ることができる。
【００６９】本発明に係る半導体装置の製造方法は、犠
牲膜の断面形状を逆テーパー状に加工するようにしたの
で、容量増大に重要な働きをする円筒状外周部に効果的
に粗面導体を形成でき、小さなセル面積で大きな静電容
量が得ることができ、動作が安定でしかもより微細な半
導体装置を実現することができ、高密度化を図ることが
できる。
牲膜の断面形状を逆テーパー状に加工するようにしたの
で、容量増大に重要な働きをする円筒状外周部に効果的
に粗面導体を形成でき、小さなセル面積で大きな静電容
量が得ることができ、動作が安定でしかもより微細な半
導体装置を実現することができ、高密度化を図ることが
できる。
【図１】本発明の第１の実施形態に係る半導体装置のメ
モリセル構造を示す断面図である。
モリセル構造を示す断面図である。
【図２】上記半導体装置の製造工程図である。
【図３】上記半導体装置の製造工程図である。
【図４】上記半導体装置の製造工程図である。
【図５】上記半導体装置の製造工程図である。
【図６】上記半導体装置の製造工程図である。
【図７】上記半導体装置の製造工程図である。
【図８】上記半導体装置の製造工程図である。
【図９】上記半導体装置のストレージノード電極の表面
積を計算するためのモデルを示す模式図である。
積を計算するためのモデルを示す模式図である。
【図１０】上記半導体装置の効果を説明するためのセル
静電容量の見積もりを示す図である。
静電容量の見積もりを示す図である。
【図１１】本発明の第２の実施形態に係る半導体装置の
製造工程図である。
製造工程図である。
【図１２】上記半導体装置の製造工程図である。
【図１３】本発明の第２の実施形態に係る半導体装置の
製造工程図である。
製造工程図である。
【図１４】上記半導体装置の製造工程図である。
【図１５】従来の半導体装置のメモリセル構造を示す断
面図である。
面図である。
１ Ｐ型シリコン基板、２ ガードＮ層、３ Ｐウェ
ル、４ フィールド酸化膜、５ ゲート酸化膜、６ ゲ
ート電極、７ Ｎ型拡散層、８ サイドウォール、９，
１２，２１ 絶縁膜、１０ コンタクト、１１ ビット
ライン、１３ ストッパ窒化膜、１５ ポリシリコンプ
ラグ、１６，１８ ストレージノードポリシリコン、１
７，１９ ストレージノード粗面ポリシリコン（粗面導
体）、２０プレート電極、２２ 金属配線層、２３ パ
ッシベーション膜、５２ 酸化膜、５３，５４ 積層膜
ル、４ フィールド酸化膜、５ ゲート酸化膜、６ ゲ
ート電極、７ Ｎ型拡散層、８ サイドウォール、９，
１２，２１ 絶縁膜、１０ コンタクト、１１ ビット
ライン、１３ ストッパ窒化膜、１５ ポリシリコンプ
ラグ、１６，１８ ストレージノードポリシリコン、１
７，１９ ストレージノード粗面ポリシリコン（粗面導
体）、２０プレート電極、２２ 金属配線層、２３ パ
ッシベーション膜、５２ 酸化膜、５３，５４ 積層膜
Claims (8)
- 【請求項１】 キャパシタ電極を備えたキャパシタ構造
を有する半導体装置において、 前記キャパシタ電極は、底つきの円筒状に加工された導
体の内側底面部と、外周側壁部とを備たキャパシタ構造
であり、 前記底面部及び前記側壁部は、粗面導体により構成した
ことを特徴とする半導体装置。 - 【請求項２】 前記粗面導体は、 粗面ポリシリコンであることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記キャパシタ構造を有する半導体装置
は、 メモリセルであることを特徴とする請求項１又は２の何
れかに記載の半導体装置。 - 【請求項４】 キャパシタ電極を備えたキャパシタ構造
を有する半導体装置の製造方法において、 第１の粗面導体を形成する工程と、 前記粗面導体上にこれとはエッチングレートの異なる犠
牲膜を形成パターニングする工程と、 第２の粗面導体を形成する工程と、 前記犠牲膜の側壁部分のみに前記第２の粗面導体を残す
工程と、 前記犠牲膜を除去する工程とを順次実施することを特徴
とする半導体装置の製造方法。 - 【請求項５】 キャパシタ電極を備えたキャパシタ構造
を有する半導体装置の製造方法において、 第１の粗面導体を形成する工程と、 前記粗面導体上にこれとはエッチングレートの異なる第
１の犠牲膜を形成する工程と、 前記第１の犠牲膜上に前記エッチングレートよりエッチ
ングレートの小さな第２の犠牲膜を形成する工程と、 前記第１の犠牲膜及び前記第２の犠牲膜をパターニング
して第２の犠牲膜を第１の犠牲膜上に庇状に加工する工
程と、 少なくとも前記第１の犠牲膜の側壁部分に前記第２の粗
面導体を残す工程と、前記第１の犠牲膜及び前記第２の
犠牲膜を除去する工程とを順次実施することを特徴とす
る半導体装置の製造方法。 - 【請求項６】 上記請求項４記載の半導体装置の製造方
法において、 前記犠牲膜の断面形状を逆テーパー状に加工することを
特徴とする半導体装置の製造方法。 - 【請求項７】 前記粗面導体は、 粗面ポリシリコンであることを特徴とする請求項４、５
又は６の何れかに記載の半導体装置の製造方法。 - 【請求項８】 前記キャパシタ構造を有する半導体装置
は、 メモリセルであることを特徴とする請求項４又は５の何
れかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039616A JPH10242417A (ja) | 1997-02-25 | 1997-02-25 | 半導体装置及びその製造方法 |
| US09/007,835 US6218257B1 (en) | 1997-02-25 | 1998-01-15 | Method of forming semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039616A JPH10242417A (ja) | 1997-02-25 | 1997-02-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242417A true JPH10242417A (ja) | 1998-09-11 |
Family
ID=12558051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9039616A Pending JPH10242417A (ja) | 1997-02-25 | 1997-02-25 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6218257B1 (ja) |
| JP (1) | JPH10242417A (ja) |
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|---|---|---|---|---|
| US7208788B2 (en) | 2003-11-28 | 2007-04-24 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| JP2012023350A (ja) * | 2010-06-18 | 2012-02-02 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
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1997
- 1997-02-25 JP JP9039616A patent/JPH10242417A/ja active Pending
-
1998
- 1998-01-15 US US09/007,835 patent/US6218257B1/en not_active Expired - Fee Related
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