KR920018987A - 캐패시터의 제조방법 - Google Patents

캐패시터의 제조방법 Download PDF

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KR920018987A KR1019910004639A KR910004639A KR920018987A KR 920018987 A KR920018987 A KR 920018987A KR 1019910004639 A KR1019910004639 A KR 1019910004639A KR 910004639 A KR910004639 A KR 910004639A KR 920018987 A KR920018987 A KR 920018987A
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김경훈
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Abstract

내용 없음

Description

개패시터의 제조방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2H도는 본 발명에 의한 캐패시터 제조공정 순서도.
제3A도 내지 제3F도는 본 발명에 의한 개패시터를 다양한 구조에 적용시킨 실시예.

Claims (8)

  1. 초고집적 반도체 메모리장치의 개패시터의 제조방법에 있어서, 반도체 기판상에 캐패시터의 스토리지전극 패턴을 형성하는 공정; 사이 스토리지전극패턴을 박막의 질화막으로 덮는 공정; 상기 질화막내의 핀홀을 증대시키기 위해 질화막의 표면을 열적으로 산회시키는 공정; 상기 산화공정으로 인하여 상기 질화막상에 형성된 산화막을 제거하는 공정; 상기 질화막의 증대된 핀홀을 통하여 선택적으로 실리콘을 식각하는 공정; 상기 질화막을 습식식각법으로 제거하는 공정; 상기 선택적으로 식각된 실리콘상에 유전체막을 덮는 공정; 및 상기 유전체막상에 캐패시터의 폴레이트전극을 덮는 공정을 구비한 것을 특징으로 하는 개캐시터의 제조방법.
  2. 제1항에 있어서, 스토리지전극패턴은 불순물이 도우프된 다결정 실리콘인 것을 특징으로 하는 캐배시터의 제조방법.
  3. 제1항에 있어서, 스토리지전극패턴은 단결정실리콘인 것을 특징으로 하는 캐패시터의 제조방법.
  4. 제1항에 있어서, 상기 질화막은 LPCVD방법으로 30Å ~ 500Å 두께로 침척된 것을 특징으로 하는 캐패시터의 제조방법.
  5. 제1항에 있어서, 상기 산화막은 HF또는 BOF중 어느 하나를 사용하는 습식제거방법으로 제거하는 것을 특징으로 하는 캐패시터의 제조방법.
  6. 제1항에 있어서, 상기 선택적으로 실리콘을 식각하는 공정은 이방성 혹은 등방성 중 어느 하나로 식각하는 것을 특징으로 하는 캐패시터의 제조방법.
  7. 제6항에 있어서, 상기 선택적으로 식각된 실리콘은 50Å - 500Å 정도로 하는 것을 특징으로 하는 캐패시터의 제조방법.
  8. 초고집적 반도체 메모리장치의 캐패시터의 제조방법에 있어서, 반도체 기판상에 캐패시터의 스토리지전극 패턴을 형성하는 공정; 상기 스토리지전극패턴을 박막의 질화막으로 덮는 공정; 상기 질화막내의 핀홀을 증대시키기 위해 질화막의 표면을 열적으로 산화시키는 공정; 상기 산화공정으로 인하여 상기 질화막상에 형성된 산화막을 제거하는 공정; 상기 질화막의 증대된 핀홀을 통하여 선택적으로 실리콘을 식각하는 공정; 상기 질화막을 습식식각법으로 제거하는 공정; 상기 질화막의 제거공정 이후, 도프된 폴리실리콘을 침적하는 공정; 상기 선택적으로 식각된 실리콘상에 유전체막을 덮는 공정; 및 상기 유전체막상에 캐패시터의 폴레이트 전극을 덮는 공정을 구비한 것을 특징으로 하는 캐패시터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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