JP2803589B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
Description
【０００１】
【産業上の利用分野】本発明は容量部を有する半導体装
置に関し、特に容量の微細化を図る一方で容量の増加を
可能にした半導体装置の製造方法に関する。
置に関し、特に容量の微細化を図る一方で容量の増加を
可能にした半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体装置では、スタック
トキャパシタ、トレンチキャパシタ等の容量部が必要と
される。スタックトキャパシタは、下部電極、容量絶縁
膜、上部電極を積層する構成であるため、半導体基板に
溝を形成してその溝内に容量部を構成するトレンチキャ
パシタよりも製造工程を簡略化する上で有効である。し
かしながら、近年における半導体装置の高集積化に伴っ
てスタックトキャパシタの平面面積が低減されると、こ
れに伴ってキャパシタの容量を増大することが困難にな
る。
トキャパシタ、トレンチキャパシタ等の容量部が必要と
される。スタックトキャパシタは、下部電極、容量絶縁
膜、上部電極を積層する構成であるため、半導体基板に
溝を形成してその溝内に容量部を構成するトレンチキャ
パシタよりも製造工程を簡略化する上で有効である。し
かしながら、近年における半導体装置の高集積化に伴っ
てスタックトキャパシタの平面面積が低減されると、こ
れに伴ってキャパシタの容量を増大することが困難にな
る。
【０００３】このため、従来から電極の表面に微細な凹
凸を形成することで、その平面面積に比較してキャパシ
タとしての対向面積、即ち表面積を実質的に増加するた
めの提案がなされている。例えば、特開平３−２７２１
６号公報には、堆積膜がアモルファス相からポリシリコ
ン相に変化する遷移温度でシリコンを成長すると、シリ
コンのグレイン（粒子）成長に起因する凹凸がシリコン
表面に発生し、表面積が増大することを利用する技術が
記載されている。
凸を形成することで、その平面面積に比較してキャパシ
タとしての対向面積、即ち表面積を実質的に増加するた
めの提案がなされている。例えば、特開平３−２７２１
６号公報には、堆積膜がアモルファス相からポリシリコ
ン相に変化する遷移温度でシリコンを成長すると、シリ
コンのグレイン（粒子）成長に起因する凹凸がシリコン
表面に発生し、表面積が増大することを利用する技術が
記載されている。
【０００４】図５はその工程断面図であり。同図（ａ）
のように、シリコン基板１１上にシリコン酸化膜１２を
形成し、リソグラフィ技術及びドライエッチング技術に
よりコンタクトホール１２ａを形成した後、ＣＶＤ法を
用いてポリシリコン膜１３を膜厚２００〜５００ｎｍに
成長する。更に、ＣＶＤ法によりシリコン酸化膜１４を
厚さ１００〜３００ｎｍに、続いてＣＶＤ法等によりポ
リシリコン膜１５を膜厚５０〜２００ｎｍに成長する。
のように、シリコン基板１１上にシリコン酸化膜１２を
形成し、リソグラフィ技術及びドライエッチング技術に
よりコンタクトホール１２ａを形成した後、ＣＶＤ法を
用いてポリシリコン膜１３を膜厚２００〜５００ｎｍに
成長する。更に、ＣＶＤ法によりシリコン酸化膜１４を
厚さ１００〜３００ｎｍに、続いてＣＶＤ法等によりポ
リシリコン膜１５を膜厚５０〜２００ｎｍに成長する。
【０００５】次いで、同図（ｂ）のように、リソグラフ
ィ技術及びドライエッチング技術により前記積層膜を下
部電極の形状にパターニングする。そして、ＳｉＨ4 ＋
Ｈｅ（ＳｉＨ4 ２０％，Ｈｅ ８０％）の反応ガスを
用いて圧力１Ｔｏｒｒ、成長温度５５０℃の条件で表面
に凹凸１６ａがあるポリシリコン膜１６を前記ポリシリ
コン膜１５に一体に成長する。この凹凸１６ａにより、
表面が平坦な場合に比較して約２倍の表面積とすること
が可能となる。
ィ技術及びドライエッチング技術により前記積層膜を下
部電極の形状にパターニングする。そして、ＳｉＨ4 ＋
Ｈｅ（ＳｉＨ4 ２０％，Ｈｅ ８０％）の反応ガスを
用いて圧力１Ｔｏｒｒ、成長温度５５０℃の条件で表面
に凹凸１６ａがあるポリシリコン膜１６を前記ポリシリ
コン膜１５に一体に成長する。この凹凸１６ａにより、
表面が平坦な場合に比較して約２倍の表面積とすること
が可能となる。
【０００６】次に、同図（ｃ）のように、熱拡散法等を
用いてポリシリコン膜１６にリン等の不純物を導入し、
ドライエッチング法によりエッチバックを行い、下部電
極１７を形成する。更に、同図（ｄ）のように、その上
に容量絶縁膜１８を薄く形成した後、その上にポリシリ
コン膜を成膜し、リン等の不純物を導入した後、リソグ
ラフィ技術及びドライエッチング技術によりポリシリコ
ン膜をパターニングし、上部電極１９を形成する。
用いてポリシリコン膜１６にリン等の不純物を導入し、
ドライエッチング法によりエッチバックを行い、下部電
極１７を形成する。更に、同図（ｄ）のように、その上
に容量絶縁膜１８を薄く形成した後、その上にポリシリ
コン膜を成膜し、リン等の不純物を導入した後、リソグ
ラフィ技術及びドライエッチング技術によりポリシリコ
ン膜をパターニングし、上部電極１９を形成する。
【０００７】また、特開平４−３２０３７０号公報に
は、下部電極の表面をエッチングして凹凸を形成するこ
とで表面積を増大させる技術が記載されている。即ち、
図６（ａ）のように、シリコン基板２１上にシリコン酸
化膜２２を形成し、コンタクトホール２２ａを開設した
後、ＣＶＤ法によりポリシリコン膜２３を膜厚２００〜
５００ｎｍに成長する。そして、リソグラフィ技術及び
ドライエッチング技術により下部電極の形状にパターニ
ングする。更に、その上にＳｉＨ2 Ｃｌ2 とＮＨ3 の反
応ガスを用いてＣＶＤ法によりピンホールが含まれるシ
リコン窒化膜２４を約５０ｎｍの膜厚に形成する。
は、下部電極の表面をエッチングして凹凸を形成するこ
とで表面積を増大させる技術が記載されている。即ち、
図６（ａ）のように、シリコン基板２１上にシリコン酸
化膜２２を形成し、コンタクトホール２２ａを開設した
後、ＣＶＤ法によりポリシリコン膜２３を膜厚２００〜
５００ｎｍに成長する。そして、リソグラフィ技術及び
ドライエッチング技術により下部電極の形状にパターニ
ングする。更に、その上にＳｉＨ2 Ｃｌ2 とＮＨ3 の反
応ガスを用いてＣＶＤ法によりピンホールが含まれるシ
リコン窒化膜２４を約５０ｎｍの膜厚に形成する。
【０００８】次いで、同図（ｂ）のように、シリコン窒
化膜２４を酸化してその表面にシリコン酸化膜２５を形
成する。このシリコン酸化膜２５の形成により、シリコ
ン窒化膜２４のピンホールが拡大される。そして、同図
（ｃ）のように、前記シリコン酸化膜２５をＨＦを含む
水溶液で除去し、更にシリコンエッチング液を用いてシ
リコン窒化膜２４の拡大されたピンホールを通してポリ
シリコン膜２３をエッチングし、その後シリコン窒化膜
２４をエッチング除去する。これにより、ポリシリコン
膜２３の表面にはエッチングにより凹凸２３ａが形成さ
れ、表面が平坦な場合に比較して約１．５倍の表面積の
下部電極２６を形成することができる。
化膜２４を酸化してその表面にシリコン酸化膜２５を形
成する。このシリコン酸化膜２５の形成により、シリコ
ン窒化膜２４のピンホールが拡大される。そして、同図
（ｃ）のように、前記シリコン酸化膜２５をＨＦを含む
水溶液で除去し、更にシリコンエッチング液を用いてシ
リコン窒化膜２４の拡大されたピンホールを通してポリ
シリコン膜２３をエッチングし、その後シリコン窒化膜
２４をエッチング除去する。これにより、ポリシリコン
膜２３の表面にはエッチングにより凹凸２３ａが形成さ
れ、表面が平坦な場合に比較して約１．５倍の表面積の
下部電極２６を形成することができる。
【０００９】そして、同図（ｄ）のように、容量絶縁膜
２７を形成した後、その上にポリシリコン膜を成膜し、
リン等の不純物を導入した後、リソグラフィ技術及びド
ライエッチング技術によりポリシリコン膜をパターニン
グして上部電極２８を形成する。
２７を形成した後、その上にポリシリコン膜を成膜し、
リン等の不純物を導入した後、リソグラフィ技術及びド
ライエッチング技術によりポリシリコン膜をパターニン
グして上部電極２８を形成する。
【００１０】更に、詳細な説明は省略するが、特開平３
−１３９８８２号公報には、加熱したリン酸によりポリ
シリコン膜の表面をエッチングすることで凹凸を形成す
る技術も提案されている。この方法は、ポリシリコン中
のグレインバウンダリ（粒子境界）に存在する高濃度の
シリコンをエッチングしてポリシリコン膜の表面に凹凸
を形成するものである。
−１３９８８２号公報には、加熱したリン酸によりポリ
シリコン膜の表面をエッチングすることで凹凸を形成す
る技術も提案されている。この方法は、ポリシリコン中
のグレインバウンダリ（粒子境界）に存在する高濃度の
シリコンをエッチングしてポリシリコン膜の表面に凹凸
を形成するものである。
【００１１】
【発明が解決しようとする課題】このような従来におけ
るポリシリコン膜の表面に凹凸を形成する技術によりス
タックトキャパシタの表面積を増大して容量の大きなキ
ャパシタを得ることは実現されている。しかしながら、
前記した各従来技術では、それぞれ次のような問題が生
じている。即ち、第１の従来技術（特開平３−２７２１
６号公報）では、成膜がアモルファス相からポリシリコ
ン相へ変化する遷移温度のうち、表面に凹凸が形成され
るのは非常に狭い温度範囲であり、またＬＰＣＶＤ装置
により複数回の処理を行っていると異物等により表面の
凹凸の程度が変化されることがある。このため、この技
術では、表面の凹凸を再現性よく安定に形成することが
困難であり、半導体装置の量産性を考えた場合には有効
でない。
るポリシリコン膜の表面に凹凸を形成する技術によりス
タックトキャパシタの表面積を増大して容量の大きなキ
ャパシタを得ることは実現されている。しかしながら、
前記した各従来技術では、それぞれ次のような問題が生
じている。即ち、第１の従来技術（特開平３−２７２１
６号公報）では、成膜がアモルファス相からポリシリコ
ン相へ変化する遷移温度のうち、表面に凹凸が形成され
るのは非常に狭い温度範囲であり、またＬＰＣＶＤ装置
により複数回の処理を行っていると異物等により表面の
凹凸の程度が変化されることがある。このため、この技
術では、表面の凹凸を再現性よく安定に形成することが
困難であり、半導体装置の量産性を考えた場合には有効
でない。
【００１２】また、第２の従来技術（特開平４−３２０
３７０号公報）では、ポリシリコン膜の表面に形成する
ためのピンホールを含むシリコン窒化膜は、不完全なシ
リコン窒化膜を成長することであるためにその再現性が
難しく、またシリコン窒化膜をＬＰＣＶＤ装置で複数回
の処理を行っていると、異物によりシリコン窒化膜のピ
ンホールの大きさや密度が変化されるため、この点でも
凹凸を再現性よく形成することが困難であり、半導体装
置の量産性を図る上では有効ではない。
３７０号公報）では、ポリシリコン膜の表面に形成する
ためのピンホールを含むシリコン窒化膜は、不完全なシ
リコン窒化膜を成長することであるためにその再現性が
難しく、またシリコン窒化膜をＬＰＣＶＤ装置で複数回
の処理を行っていると、異物によりシリコン窒化膜のピ
ンホールの大きさや密度が変化されるため、この点でも
凹凸を再現性よく形成することが困難であり、半導体装
置の量産性を図る上では有効ではない。
【００１３】更に、第３の技術（特開平３−１３９８８
２号公報）では、リン酸によるポリシリコンのグレイン
バウンダリのエッチングにより凹凸が形成されるが、通
常のポリシリコン膜のグレインは上下方向に延びるカラ
ム（柱）状であるため、ポリシリコン膜の表面には大き
な凹凸が形成されるものの、側面には凹凸が形成される
ことはなく、結果として表面が平坦な場合に比較して表
面積をせいぜい１．３倍程度に増大するのが限界である
という問題がある。
２号公報）では、リン酸によるポリシリコンのグレイン
バウンダリのエッチングにより凹凸が形成されるが、通
常のポリシリコン膜のグレインは上下方向に延びるカラ
ム（柱）状であるため、ポリシリコン膜の表面には大き
な凹凸が形成されるものの、側面には凹凸が形成される
ことはなく、結果として表面が平坦な場合に比較して表
面積をせいぜい１．３倍程度に増大するのが限界である
という問題がある。
【００１４】
【発明の目的】本発明の目的は、ポリシリコン膜の表面
の全面に再現性よく凹凸を形成することを可能にした半
導体装置の製造方法を提供することにある。また、本発
明の他の目的は、ポリシリコン膜の表面積を増加して、
平面面積に比較して容量の大きなスタックトキャパシタ
を有する半導体装置の製造方法を提供することにある。
の全面に再現性よく凹凸を形成することを可能にした半
導体装置の製造方法を提供することにある。また、本発
明の他の目的は、ポリシリコン膜の表面積を増加して、
平面面積に比較して容量の大きなスタックトキャパシタ
を有する半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の製造方法は、半
導体基板上にポリシリコンのグレインが垂直方向及び平
面方向にランダムな状態で成長されたランダム構造のポ
リシリコン膜を形成する工程と、このポリシリコン膜を
シリコンのエッチング液にて処理し、ポリシリコン膜の
表面に凹凸を形成する工程とを含むことを特徴とする。
導体基板上にポリシリコンのグレインが垂直方向及び平
面方向にランダムな状態で成長されたランダム構造のポ
リシリコン膜を形成する工程と、このポリシリコン膜を
シリコンのエッチング液にて処理し、ポリシリコン膜の
表面に凹凸を形成する工程とを含むことを特徴とする。
【００１６】例えば、ランダム構造のポリシリコン膜を
形成する工程は、ＳｉＨ4 ガスを含むガスを圧力１０〜
１００Ｔｏｒｒ、成長温度６００〜７５０℃のＣＶＤ法
により形成し、その後７００〜９００℃の熱処理を行
う。
形成する工程は、ＳｉＨ4 ガスを含むガスを圧力１０〜
１００Ｔｏｒｒ、成長温度６００〜７５０℃のＣＶＤ法
により形成し、その後７００〜９００℃の熱処理を行
う。
【００１７】
【００１８】一方、エッチング処理は、濃リン酸溶液中
にポリシリコン膜を浸漬する処理方法である。
にポリシリコン膜を浸漬する処理方法である。
【００１９】また、本発明のスタックトキャパシタを有
する半導体装置の製造方法は、ポリシリコン膜がスタッ
クトキャパシタの下部電極として形成され、このポリシ
リコン膜の表面上に容量絶縁膜と上部電極が順次形成さ
れる工程を含んでいる。
する半導体装置の製造方法は、ポリシリコン膜がスタッ
クトキャパシタの下部電極として形成され、このポリシ
リコン膜の表面上に容量絶縁膜と上部電極が順次形成さ
れる工程を含んでいる。
【００２０】
【作用】ランダム構造のポリシリコン膜を形成した後に
これをエッチングすることで、ポリシリコン膜の表面に
はランダム構造のグレインに沿って凹凸が形成されるた
め、ポリシリコン膜の上面及び側面に凹凸が形成され、
その表面積が格段に増加される。
これをエッチングすることで、ポリシリコン膜の表面に
はランダム構造のグレインに沿って凹凸が形成されるた
め、ポリシリコン膜の上面及び側面に凹凸が形成され、
その表面積が格段に増加される。
【００２１】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明をスタックトキャパシタに適用した
実施例の製造方法を工程順に示す断面図である。このス
タックトキャパシタは、例えばＤＲＡＭの容量部として
構成されるものとする。先ず、図１（ａ）のように、シ
リコン基板１上にシリコン酸化膜２を形成し、フォトリ
ソグラフィ技術及びドライエッチング技術によりシリコ
ン酸化膜２にコンタクトホール２ａを開設する。
する。図１は本発明をスタックトキャパシタに適用した
実施例の製造方法を工程順に示す断面図である。このス
タックトキャパシタは、例えばＤＲＡＭの容量部として
構成されるものとする。先ず、図１（ａ）のように、シ
リコン基板１上にシリコン酸化膜２を形成し、フォトリ
ソグラフィ技術及びドライエッチング技術によりシリコ
ン酸化膜２にコンタクトホール２ａを開設する。
【００２２】そして、ＳｉＨ4 ＋ＰＨ3 ガスを用いて圧
力０．５〜１０Ｔｏｒｒ、成長温度６５０〜７５０℃の
条件で、ＬＰＣＶＤ装置を用いてポリシリコン膜３を膜
厚２００〜６００ｎｍに形成する。この製造条件によ
り、製造されるポリシリコン膜３はグレインがランダム
構造となる。このランダム構造は、図２（ａ）のよう
に、ポリシリコン膜３のグレインが垂直方向及び平面方
向にランダムな状態で成長されるものである。これに対
し、図２（ｂ）のように、通常のポリシリコン膜３Ａ
は、垂直方向にグレインがそれぞれ成長されるカラム構
造とされたものである。
力０．５〜１０Ｔｏｒｒ、成長温度６５０〜７５０℃の
条件で、ＬＰＣＶＤ装置を用いてポリシリコン膜３を膜
厚２００〜６００ｎｍに形成する。この製造条件によ
り、製造されるポリシリコン膜３はグレインがランダム
構造となる。このランダム構造は、図２（ａ）のよう
に、ポリシリコン膜３のグレインが垂直方向及び平面方
向にランダムな状態で成長されるものである。これに対
し、図２（ｂ）のように、通常のポリシリコン膜３Ａ
は、垂直方向にグレインがそれぞれ成長されるカラム構
造とされたものである。
【００２３】次いで、図１（ｂ）のように、フォトリソ
グラフィ技術及びドライエッチング技術によりポリシリ
コン膜３を下部電極の形状にパターニングする。そし
て、図１（ｃ）のように、１５０℃〜１７０℃の濃リン
酸溶液中に３０〜１８０分間浸し、ポリシリコン膜３の
表面をエッチングしてその表面に凹凸３ａを形成する。
これにより下部電極４が形成される。
グラフィ技術及びドライエッチング技術によりポリシリ
コン膜３を下部電極の形状にパターニングする。そし
て、図１（ｃ）のように、１５０℃〜１７０℃の濃リン
酸溶液中に３０〜１８０分間浸し、ポリシリコン膜３の
表面をエッチングしてその表面に凹凸３ａを形成する。
これにより下部電極４が形成される。
【００２４】しかる後、図１（ｄ）のように、ＬＰＣＶ
Ｄ法により薄いシリコン窒化膜とシリコン酸化膜を順次
成膜して容量絶縁膜５を形成する。更に、その上にＬＰ
ＣＶＤ法により通常のポリシリコン膜を１００〜３００
ｎｍの膜厚に形成し、リン等の不純物を導入した後、フ
ォトリソグラフィ技術及びドライエッチング技術により
ポリシリコン膜をパターニングし、上部電極６を形成す
る。これにより、スタックト構造のキャパシタが形成さ
れる。
Ｄ法により薄いシリコン窒化膜とシリコン酸化膜を順次
成膜して容量絶縁膜５を形成する。更に、その上にＬＰ
ＣＶＤ法により通常のポリシリコン膜を１００〜３００
ｎｍの膜厚に形成し、リン等の不純物を導入した後、フ
ォトリソグラフィ技術及びドライエッチング技術により
ポリシリコン膜をパターニングし、上部電極６を形成す
る。これにより、スタックト構造のキャパシタが形成さ
れる。
【００２５】この製造方法によれば、下部電極４は、図
２（ａ）に示したように、ランダム構造のポリシリコン
膜３の表面をエッチングして凹凸３ａを形成しており、
このランダム構造では下部電極４の上面及び側面にもグ
レインとグレインバウンダリが存在しているため、リン
酸によってグレインに沿ってエッチングが進み、下部電
極４全体の表面が凹凸３ａに形成される。これにより、
図２（ｂ）に示したカラム構造のポリシリコン膜３Ａの
場合に比較して、下部電極４の側面にも凹凸３ａが形成
され、その表面積が増大される。
２（ａ）に示したように、ランダム構造のポリシリコン
膜３の表面をエッチングして凹凸３ａを形成しており、
このランダム構造では下部電極４の上面及び側面にもグ
レインとグレインバウンダリが存在しているため、リン
酸によってグレインに沿ってエッチングが進み、下部電
極４全体の表面が凹凸３ａに形成される。これにより、
図２（ｂ）に示したカラム構造のポリシリコン膜３Ａの
場合に比較して、下部電極４の側面にも凹凸３ａが形成
され、その表面積が増大される。
【００２６】図３は、表面が平坦なポリシリコン膜の表
面積を１とした場合に、カラム構造のポリシリコン膜
と、本発明のランダム構造のポリシリコン膜の各表面に
凹凸を形成した場合の表面積を比較した結果を示す。同
図から判るように、カラム構造の場合には側面に凹凸が
形成されないため、その表面積の増大は約１．４倍程度
であるのに対し、本発明のランダム構造の場合には約３
倍程度の表面積の増大が得られている。
面積を１とした場合に、カラム構造のポリシリコン膜
と、本発明のランダム構造のポリシリコン膜の各表面に
凹凸を形成した場合の表面積を比較した結果を示す。同
図から判るように、カラム構造の場合には側面に凹凸が
形成されないため、その表面積の増大は約１．４倍程度
であるのに対し、本発明のランダム構造の場合には約３
倍程度の表面積の増大が得られている。
【００２７】したがって、図１に示したキャパシタで
は、容量絶縁膜５を挟む上部電極６と下部電極４との対
向面積を、表面が平坦な場合に比較して約３倍に増大で
き、微小面積のキャパシタでありながらその容量を増大
することが実現できる。また、この製造方法では、ラン
ダム構造のポリシリコン膜は、その成膜条件を一定にす
れば、略同じ程度のグレイン構造として製造することが
できるため、再現性よく製造できる。したがって、その
後のエッチング工程においてもエッチング条件を一定に
すれば、凹凸を再現性よく製造することができ、量産性
に優れたものとなる。
は、容量絶縁膜５を挟む上部電極６と下部電極４との対
向面積を、表面が平坦な場合に比較して約３倍に増大で
き、微小面積のキャパシタでありながらその容量を増大
することが実現できる。また、この製造方法では、ラン
ダム構造のポリシリコン膜は、その成膜条件を一定にす
れば、略同じ程度のグレイン構造として製造することが
できるため、再現性よく製造できる。したがって、その
後のエッチング工程においてもエッチング条件を一定に
すれば、凹凸を再現性よく製造することができ、量産性
に優れたものとなる。
【００２８】ここで、ランダム構造のポリシリコン膜の
製造方法としては、例えば、ＳｉＨ4 ガス＋ＰＨ3 ガス
を、成長温度６００〜７５０℃、圧力１０〜１００Ｔｏ
ｒｒでポリシリコン膜を形成し、その後７００〜９００
℃の熱処理を行なうことで、ポリシリコン膜をランダム
構造に変質するようにしてもよい。あるいは、成長温度
を５５０〜６００℃、圧力０．１〜２Ｔｏｒｒでポリシ
リコンを成長した後、前記と同様な熱処理を行ってラン
ダム構造に変質するようにしてもよい。
製造方法としては、例えば、ＳｉＨ4 ガス＋ＰＨ3 ガス
を、成長温度６００〜７５０℃、圧力１０〜１００Ｔｏ
ｒｒでポリシリコン膜を形成し、その後７００〜９００
℃の熱処理を行なうことで、ポリシリコン膜をランダム
構造に変質するようにしてもよい。あるいは、成長温度
を５５０〜６００℃、圧力０．１〜２Ｔｏｒｒでポリシ
リコンを成長した後、前記と同様な熱処理を行ってラン
ダム構造に変質するようにしてもよい。
【００２９】また、ＳｉＨ4 ガスのみを用いてポリシリ
コンを形成した後に、前記と同様にランダム構造に変質
し、その上でリンを拡散することで、リンを含むランダ
ム構造のポリシリコン膜を形成することも可能である。
コンを形成した後に、前記と同様にランダム構造に変質
し、その上でリンを拡散することで、リンを含むランダ
ム構造のポリシリコン膜を形成することも可能である。
【００３０】また、エッチングにより凹凸を形成する際
に、必要に応じて凹凸を拡大するために、例えば、アン
モニアと過酸化水の混合水溶液をもちいてシリコン膜の
表面をエッチングするようにしてもよい。
に、必要に応じて凹凸を拡大するために、例えば、アン
モニアと過酸化水の混合水溶液をもちいてシリコン膜の
表面をエッチングするようにしてもよい。
【００３１】図４は本発明の第２実施例を工程順に示す
図であり、ここでは表面に凹凸を有する下部電極を形成
する工程のみを図示している。先ず、図４（ａ）のよう
に、シリコン基板１上にシリコン酸化膜２を形成し、フ
ォトリソグラフィ技術及びドライエッチング技術により
シリコン酸化膜をエッチングしてコンタクトホール２ａ
を形成する。そして、ＳｉＨ4 ガスを用いてＬＰＣＶＤ
法によりポリシリコン膜３Ａを膜厚２００〜６００ｎｍ
に形成する。そして、このポリシリコン膜３Ａをフォト
リソグラフィ技術及びドライエッチング技術により下部
電極の形状にパターニングする。
図であり、ここでは表面に凹凸を有する下部電極を形成
する工程のみを図示している。先ず、図４（ａ）のよう
に、シリコン基板１上にシリコン酸化膜２を形成し、フ
ォトリソグラフィ技術及びドライエッチング技術により
シリコン酸化膜をエッチングしてコンタクトホール２ａ
を形成する。そして、ＳｉＨ4 ガスを用いてＬＰＣＶＤ
法によりポリシリコン膜３Ａを膜厚２００〜６００ｎｍ
に形成する。そして、このポリシリコン膜３Ａをフォト
リソグラフィ技術及びドライエッチング技術により下部
電極の形状にパターニングする。
【００３２】次いで、図４（ｂ）のように、イオン注入
法によりリン等の不純物をポリシリコン膜３Ａに導入
し、ポリシリコン膜３Ａ中のリン濃度が５Ｅ１９〜５Ｅ
２０ａｔｏｍ／ｃｍ３となるようにする。このとき、ポ
リシリコン膜３Ａに対して斜め方向からイオン注入を行
うことで、ポリシリコン膜３Ａの側面部分にもリンが注
入される。そして、イオン注入されたポリシリコン膜３
Ａの表面領域では、イオン注入によりポリシリコンの結
晶構造が乱されるため、この部分がアモルファス化され
て微小結晶が含まれるアモルファスシリコン７となる。
法によりリン等の不純物をポリシリコン膜３Ａに導入
し、ポリシリコン膜３Ａ中のリン濃度が５Ｅ１９〜５Ｅ
２０ａｔｏｍ／ｃｍ３となるようにする。このとき、ポ
リシリコン膜３Ａに対して斜め方向からイオン注入を行
うことで、ポリシリコン膜３Ａの側面部分にもリンが注
入される。そして、イオン注入されたポリシリコン膜３
Ａの表面領域では、イオン注入によりポリシリコンの結
晶構造が乱されるため、この部分がアモルファス化され
て微小結晶が含まれるアモルファスシリコン７となる。
【００３３】しかる上で、図４（ｃ）のように、窒素雰
囲気中で６００〜９００℃の熱処理を行うことで、アモ
ルファスシリコン７を結晶化しポリシリコンとする。こ
のとき、アモルファスシリコン７中には微小の結晶が含
まれているため、熱処理による結晶化の際に微小結晶を
核として結晶化が進むため、形成されたポリシリコン膜
８の結晶構造はランダム構造となる。
囲気中で６００〜９００℃の熱処理を行うことで、アモ
ルファスシリコン７を結晶化しポリシリコンとする。こ
のとき、アモルファスシリコン７中には微小の結晶が含
まれているため、熱処理による結晶化の際に微小結晶を
核として結晶化が進むため、形成されたポリシリコン膜
８の結晶構造はランダム構造となる。
【００３４】したがって、図４（ｄ）のように、ランダ
ム構造とされたポリシリコン膜８に対して、第１実施例
と同様に、１５０〜１７０℃の濃リン酸溶液中に３０〜
１８０分間浸してその表面をエッチングすることで凹凸
８ａを形成することが可能となる。この場合、凹凸８ａ
はポリシリコン膜８の上面及び側面に形成されることは
第１実施例と同じである。これにより下部電極４が形成
される。
ム構造とされたポリシリコン膜８に対して、第１実施例
と同様に、１５０〜１７０℃の濃リン酸溶液中に３０〜
１８０分間浸してその表面をエッチングすることで凹凸
８ａを形成することが可能となる。この場合、凹凸８ａ
はポリシリコン膜８の上面及び側面に形成されることは
第１実施例と同じである。これにより下部電極４が形成
される。
【００３５】なお、図示は省略するが、その後に容量絶
縁膜を形成し、かつ上部電極を形成してキャパシタを構
成することは言うまでもない。これにより、この第２実
施例においても、表面積を約３倍程度に増大し、容量を
増大したキャパシタを構成することが可能となる。
縁膜を形成し、かつ上部電極を形成してキャパシタを構
成することは言うまでもない。これにより、この第２実
施例においても、表面積を約３倍程度に増大し、容量を
増大したキャパシタを構成することが可能となる。
【００３６】ここで、第２実施例では、リンをイオン注
入したポリシリコン膜を熱酸化することでランダム構造
を形成しているが、シリコンをイオン注入した後に、リ
ン拡散を行ってリンを導入しながらポリシリコン膜をラ
ンダム構造としてもよい。また、ランダム構造のポリシ
リコン膜を形成した後、リン濃度が未だに低い場合には
リン拡散法でリンを追加導入してもよい。また、必要に
応じてランダム構造のポリシリコン膜を形成した後、例
えば７００〜９００℃の熱処理を行ってポリシリコン膜
中のグレインを拡大してもよい。
入したポリシリコン膜を熱酸化することでランダム構造
を形成しているが、シリコンをイオン注入した後に、リ
ン拡散を行ってリンを導入しながらポリシリコン膜をラ
ンダム構造としてもよい。また、ランダム構造のポリシ
リコン膜を形成した後、リン濃度が未だに低い場合には
リン拡散法でリンを追加導入してもよい。また、必要に
応じてランダム構造のポリシリコン膜を形成した後、例
えば７００〜９００℃の熱処理を行ってポリシリコン膜
中のグレインを拡大してもよい。
【００３７】なお、前記第１及び第２実施例では、いず
れもシリコン膜中に不純物としてリンを導入して表面に
凹凸のあるポリシリコン膜を形成しているが、砒素（Ａ
ｓ）やその他の不純物を導入することも勿論可能であ
る。また、ポリシリコン膜の形成に際しては、ＳｉＨ4
ガス以外にも、例えばＳｉ2 Ｈ6 ガスを用いてもよい。
れもシリコン膜中に不純物としてリンを導入して表面に
凹凸のあるポリシリコン膜を形成しているが、砒素（Ａ
ｓ）やその他の不純物を導入することも勿論可能であ
る。また、ポリシリコン膜の形成に際しては、ＳｉＨ4
ガス以外にも、例えばＳｉ2 Ｈ6 ガスを用いてもよい。
【００３８】更に、前記各実施例では、下部電極として
のポリシリコン膜における凹凸による表面積の増加は通
常の約３倍であるが、ポリシリコン膜の膜厚を増大し、
かつリン酸処理の時間を長くすることにより表面の凹凸
を拡大でき、表面積を３倍以上に増大することも可能で
ある。したがって、６４ＭＤＲＡＭ以上の高集積度の半
導体装置の容量部としても十分実用可能である。
のポリシリコン膜における凹凸による表面積の増加は通
常の約３倍であるが、ポリシリコン膜の膜厚を増大し、
かつリン酸処理の時間を長くすることにより表面の凹凸
を拡大でき、表面積を３倍以上に増大することも可能で
ある。したがって、６４ＭＤＲＡＭ以上の高集積度の半
導体装置の容量部としても十分実用可能である。
【００３９】
【発明の効果】以上説明したように本発明は、半導体基
板上にポリシリコンのグレインが垂直方向及び平面方向
にランダムな状態で成長されたランダム構造のポリシリ
コン膜を形成し、かつこのポリシリコン膜をシリコンの
エッチング液にて処理してポリシリコン膜の表面に凹凸
を形成しているので、ポリシリコン膜の上面及び側面の
全てに凹凸が形成でき、ポリシリコン膜の平面面積に比
較してその表面積を格段に増大した電極を形成すること
が可能となる。したがって、このポリシリコンを下部電
極としたスタックトキャパシタを構成すれば、微小面積
で容量の大きな容量部を構成でき、ＤＲＡＭ等の高集積
化が実現できる。
板上にポリシリコンのグレインが垂直方向及び平面方向
にランダムな状態で成長されたランダム構造のポリシリ
コン膜を形成し、かつこのポリシリコン膜をシリコンの
エッチング液にて処理してポリシリコン膜の表面に凹凸
を形成しているので、ポリシリコン膜の上面及び側面の
全てに凹凸が形成でき、ポリシリコン膜の平面面積に比
較してその表面積を格段に増大した電極を形成すること
が可能となる。したがって、このポリシリコンを下部電
極としたスタックトキャパシタを構成すれば、微小面積
で容量の大きな容量部を構成でき、ＤＲＡＭ等の高集積
化が実現できる。
【００４０】
【００４１】
【００４２】更に、エッチング処理は、濃リン酸溶液中
にポリシリコン膜を浸漬すればよいため、凹凸の形成も
極めて容易となる。
にポリシリコン膜を浸漬すればよいため、凹凸の形成も
極めて容易となる。
【図１】本発明の第１実施例の製造方法を工程順に示す
断面図である。
断面図である。
【図２】ランダム構造とカラム構造のグレイン状態を示
す模式図である。
す模式図である。
【図３】本発明で製造した下部電極の表面積を他の構造
と比較した図である。
と比較した図である。
【図４】本発明の第２実施例における下部電極の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図５】従来の第１の技術を工程順に示す断面図であ
る。
る。
【図６】従来の第２の技術を工程順に示す断面図であ
る。
る。
１ シリコン基板 ２ シリコン酸化膜 ３ ポリシリコン膜（ランダム構造） ３Ａ カラム構造のポリシリコン膜 ３ａ 凹凸 ４ 下部電極 ５ 容量絶縁膜 ６ 上部電極 ７ アモルファスシリコン ８ ポリシリコン（ランダム構造） ８ａ 凹凸
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (3)
- 【請求項１】 半導体基板上にポリシリコンのグレイン
が垂直方向及び平面方向にランダムな状態で成長された
ランダム構造のポリシリコン膜を形成する工程と、この
ポリシリコン膜をシリコンのエッチング液にて処理し、
ポリシリコン膜の表面に凹凸を形成する工程とを含み、
前記ランダム構造のポリシリコン膜を形成する工程は、
ＳｉＨ 4 ガスを含むガスを圧力１０〜１００Ｔｏｒｒ、
成長温度６００〜７５０℃のＣＶＤ法により形成し、そ
の後７００〜９００℃の熱処理を行うことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記エッチング処理は、濃リン酸溶液中
にポリシリコン膜を浸漬する処理方法である請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記ポリシリコン膜は、スタックトキャ
パシタの下部電極として形成され、ポリシリコン膜の表
面上に容量絶縁膜と上部電極を順次形成する工程を含む
請求項１または２に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019954A JP2803589B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
| US08/585,717 US5811333A (en) | 1995-01-13 | 1996-01-11 | Method of roughening a polysilicon layer of a random crystal structure included in a semiconductor device |
| KR1019960000503A KR960030396A (ko) | 1995-01-13 | 1996-01-12 | 반도체 장치 내에 포함된 층을 러프닝하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019954A JP2803589B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195482A JPH08195482A (ja) | 1996-07-30 |
| JP2803589B2 true JP2803589B2 (ja) | 1998-09-24 |
Family
ID=12013601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7019954A Expired - Lifetime JP2803589B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5811333A (ja) |
| JP (1) | JP2803589B2 (ja) |
| KR (1) | KR960030396A (ja) |
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| KR100195216B1 (ko) * | 1995-12-26 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 커패시터 및 그 제조 방법 |
| US6218260B1 (en) * | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
| JPH10326874A (ja) * | 1997-05-23 | 1998-12-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3173472B2 (ja) | 1998-09-11 | 2001-06-04 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2000243931A (ja) * | 1998-12-22 | 2000-09-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100363083B1 (ko) | 1999-01-20 | 2002-11-30 | 삼성전자 주식회사 | 반구형 그레인 커패시터 및 그 형성방법 |
| KR100317042B1 (ko) | 1999-03-18 | 2001-12-22 | 윤종용 | 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 |
| JP2001111002A (ja) * | 1999-10-13 | 2001-04-20 | Matsushita Electronics Industry Corp | 半導体記憶容量素子のストレージノード及びその製造方法 |
| US6495411B1 (en) * | 2000-07-13 | 2002-12-17 | Promos Technology Inc. | Technique to improve deep trench capacitance by increasing surface thereof |
| US20040209467A1 (en) * | 2003-04-21 | 2004-10-21 | Sinclair Wang | Method for reducing plasma related damages |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4904611A (en) * | 1987-09-18 | 1990-02-27 | Xerox Corporation | Formation of large grain polycrystalline films |
| JPH03139882A (ja) * | 1989-10-26 | 1991-06-14 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| US5162073A (en) * | 1990-02-15 | 1992-11-10 | Applied Magnetics Corporation | Textured air bearing surface |
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| JP2937395B2 (ja) * | 1990-03-20 | 1999-08-23 | 日本電気株式会社 | 半導体素子 |
| JPH03278566A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置の製造方法 |
| JPH04286152A (ja) * | 1991-03-14 | 1992-10-12 | Sony Corp | 半導体メモリの製造方法 |
| KR920018987A (ko) * | 1991-03-23 | 1992-10-22 | 김광호 | 캐패시터의 제조방법 |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| JP2738256B2 (ja) * | 1992-01-31 | 1998-04-08 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH0637278A (ja) * | 1992-07-20 | 1994-02-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| US5266514A (en) * | 1992-12-21 | 1993-11-30 | Industrial Technology Research Institute | Method for producing a roughened surface capacitor |
-
1995
- 1995-01-13 JP JP7019954A patent/JP2803589B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-11 US US08/585,717 patent/US5811333A/en not_active Expired - Fee Related
- 1996-01-12 KR KR1019960000503A patent/KR960030396A/ko active Search and Examination
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08195482A (ja) | 1996-07-30 |
| US5811333A (en) | 1998-09-22 |
| KR960030396A (ko) | 1996-08-17 |
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