JPH10326874A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10326874A JPH10326874A JP9133632A JP13363297A JPH10326874A JP H10326874 A JPH10326874 A JP H10326874A JP 9133632 A JP9133632 A JP 9133632A JP 13363297 A JP13363297 A JP 13363297A JP H10326874 A JPH10326874 A JP H10326874A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 従来の半導体装置においては、厚膜スタック
型キャパシタのストレージノードに対して熱リン酸処理
により粗面化を行い、表面積を増大させ、キャパシタ容
量を確保していた。この粗面化技術を筒状型キャパシタ
に適応する技術を得る。 【解決手段】 この発明による半導体装置では、筒状の
ストレージノードを形成後、不純物リンイオンを斜め回
転注入して、リン濃度に変化をつけ、熱リン酸処理時の
エッチングレートを変化させ、制御性の良い粗面化を行
う。ストレージノードの膜の中心部にまで粗面化を及ば
せないため、ストレージノードの強度を十分に保つこと
ができる。よってキャパシタ容量を増大させることがで
きる。
型キャパシタのストレージノードに対して熱リン酸処理
により粗面化を行い、表面積を増大させ、キャパシタ容
量を確保していた。この粗面化技術を筒状型キャパシタ
に適応する技術を得る。 【解決手段】 この発明による半導体装置では、筒状の
ストレージノードを形成後、不純物リンイオンを斜め回
転注入して、リン濃度に変化をつけ、熱リン酸処理時の
エッチングレートを変化させ、制御性の良い粗面化を行
う。ストレージノードの膜の中心部にまで粗面化を及ば
せないため、ストレージノードの強度を十分に保つこと
ができる。よってキャパシタ容量を増大させることがで
きる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に記憶装置及び情報装置に代表
される半導体集積回路のキャパシタ電極を有する半導体
装置の構造とその半導体装置の製造方法に関するもので
ある。
その製造方法に関し、特に記憶装置及び情報装置に代表
される半導体集積回路のキャパシタ電極を有する半導体
装置の構造とその半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】６４ＭＤＲＡＭ（Dynamic Random Acces
s Memory）以降の高集積化に対して、限られた空間で十
分なキャパシタ容量を確保するために水平方向だけでな
く高さ方向にも広がりを持つキャパシタ構造として、例
えば単純膜厚型、フィン型、筒型（円筒型）構造が注目
されている。また、さらにキャパシタ容量を増大させる
ためにストレージノード電極（キャパシタの下部電極）
に化学的処理を施すことにより、その電極の表面に微細
な凹凸を形成して表面積の増大を図る方法がすでに考え
出されている。
s Memory）以降の高集積化に対して、限られた空間で十
分なキャパシタ容量を確保するために水平方向だけでな
く高さ方向にも広がりを持つキャパシタ構造として、例
えば単純膜厚型、フィン型、筒型（円筒型）構造が注目
されている。また、さらにキャパシタ容量を増大させる
ためにストレージノード電極（キャパシタの下部電極）
に化学的処理を施すことにより、その電極の表面に微細
な凹凸を形成して表面積の増大を図る方法がすでに考え
出されている。
【０００３】図１７は第４２回春季応用物理学会予稿集
２、３０ｐ−Ｒ−１６に記載の技術を用いてキャパシタ
電極に対して粗面化を行った場合の断面図を示してい
る。
２、３０ｐ−Ｒ−１６に記載の技術を用いてキャパシタ
電極に対して粗面化を行った場合の断面図を示してい
る。
【０００４】図１７において付した符号１０１は半導体
基板、１０２は半導体基板１０１の表面に選択的に配置
形成された不純物領域、１０３は半導体基板１０１の表
面に積層された層間絶縁膜、１０４は不純物領域１０２
に当接するように層間絶縁膜１０３の表面から半導体基
板１０１の表面の深さにかけて形成されたコンタクト、
１０５は層間絶縁膜１０３の表面に積層され、コンタク
ト１０４に電気的に接続された厚膜型のストレージノー
ドを示している。
基板、１０２は半導体基板１０１の表面に選択的に配置
形成された不純物領域、１０３は半導体基板１０１の表
面に積層された層間絶縁膜、１０４は不純物領域１０２
に当接するように層間絶縁膜１０３の表面から半導体基
板１０１の表面の深さにかけて形成されたコンタクト、
１０５は層間絶縁膜１０３の表面に積層され、コンタク
ト１０４に電気的に接続された厚膜型のストレージノー
ドを示している。
【０００５】このストレージノード１０５の形成後に粗
面化処理が行われ、その後形成されるセルプレートと対
向する側の表面に凹凸が形成された状態となる。この粗
面化は、次のような方法によりなされる。まず、ストレ
ージノード１０５をリンドープトポリシリコンにより形
成後、熱処理により活性化を行う。この粗面化前のスト
レージノード１０５内の不純物リンの活性化の度合いに
よってはＮ2雰囲気中において、アニールを行う。次
に、熱リン酸を用いてストレージノード１０５にドープ
されたリンをエッチングする。ここで、リンはポリシリ
コン粒界に偏析しやすいために、粒界が選択的にエッチ
ングされ、粗面化がなされた状態となる。
面化処理が行われ、その後形成されるセルプレートと対
向する側の表面に凹凸が形成された状態となる。この粗
面化は、次のような方法によりなされる。まず、ストレ
ージノード１０５をリンドープトポリシリコンにより形
成後、熱処理により活性化を行う。この粗面化前のスト
レージノード１０５内の不純物リンの活性化の度合いに
よってはＮ2雰囲気中において、アニールを行う。次
に、熱リン酸を用いてストレージノード１０５にドープ
されたリンをエッチングする。ここで、リンはポリシリ
コン粒界に偏析しやすいために、粒界が選択的にエッチ
ングされ、粗面化がなされた状態となる。
【０００６】上記の第４２回春季応用物理学会予稿集
２、３０ｐ−Ｒ−１６に記載の粗面化方法によれば、厚
膜スタック型のストレージノードを粗面化し、その表面
積を粗面化前の１．４倍に増大させることが可能である
ことが分かる。
２、３０ｐ−Ｒ−１６に記載の粗面化方法によれば、厚
膜スタック型のストレージノードを粗面化し、その表面
積を粗面化前の１．４倍に増大させることが可能である
ことが分かる。
【０００７】
【発明が解決しようとする課題】しかし、従来の技術に
よる粗面化方法を筒型構造のストレージノードに用いる
ことには問題がある。従来の技術に示された厚膜スタッ
ク型のストレージノードはその膜厚が大きく、粗面化後
も安定した形状となるが、筒状のストレージノードを構
成する膜の厚さが小さく、この筒状部において粗面化が
進み過ぎると電極としての強度を維持できなくなり、極
端な場合には筒状部の倒れ、剥離等が生じるという問題
である。この発明は上記のような問題を解決するもので
あり、筒状構造のキャパシタ電極の強度を十分に維持し
た状態で、表面の粗面化を制御性良く行い、キャパシタ
の表面積増大を図るものである。
よる粗面化方法を筒型構造のストレージノードに用いる
ことには問題がある。従来の技術に示された厚膜スタッ
ク型のストレージノードはその膜厚が大きく、粗面化後
も安定した形状となるが、筒状のストレージノードを構
成する膜の厚さが小さく、この筒状部において粗面化が
進み過ぎると電極としての強度を維持できなくなり、極
端な場合には筒状部の倒れ、剥離等が生じるという問題
である。この発明は上記のような問題を解決するもので
あり、筒状構造のキャパシタ電極の強度を十分に維持し
た状態で、表面の粗面化を制御性良く行い、キャパシタ
の表面積増大を図るものである。
【０００８】
【課題を解決するための手段】この発明の請求項１によ
る半導体装置は、半導体基板の一主面上に積層された層
間絶縁膜、上記層間絶縁膜の表面から半導体基板の表面
までの深さに形成されたコンタクト、上記コンタクトに
接し、上記層間絶縁膜の表面に水平方向に広がって形成
された導電物質からなる水平部、上記水平部の外周を取
り囲み、垂直方向に伸びた状態に形成される導電物質か
らなる筒状部、上記水平部及び上記筒状部からなるスト
レージノードの表面に積層された誘電体膜、上記誘電体
膜の表面に積層された導電物質からなるセルプレートを
含み、上記セルプレートと対向する側の上記ストレージ
ノードの表面から上記ストレージノードの膜内部にかけ
て粗面化がなされ、上記粗面化がなされる範囲内に不純
物リン濃度のピークが位置するものである。
る半導体装置は、半導体基板の一主面上に積層された層
間絶縁膜、上記層間絶縁膜の表面から半導体基板の表面
までの深さに形成されたコンタクト、上記コンタクトに
接し、上記層間絶縁膜の表面に水平方向に広がって形成
された導電物質からなる水平部、上記水平部の外周を取
り囲み、垂直方向に伸びた状態に形成される導電物質か
らなる筒状部、上記水平部及び上記筒状部からなるスト
レージノードの表面に積層された誘電体膜、上記誘電体
膜の表面に積層された導電物質からなるセルプレートを
含み、上記セルプレートと対向する側の上記ストレージ
ノードの表面から上記ストレージノードの膜内部にかけ
て粗面化がなされ、上記粗面化がなされる範囲内に不純
物リン濃度のピークが位置するものである。
【０００９】また、この発明の請求項２記載の半導体装
置は、上記の請求項１に対応する構成に加え、ストレー
ジノードに対して粗面化がなされる範囲を、上記ストレ
ージノードの表面から、上記筒状部の水平方向の膜厚の
寸法の１／２未満の深さの範囲とするものである。
置は、上記の請求項１に対応する構成に加え、ストレー
ジノードに対して粗面化がなされる範囲を、上記ストレ
ージノードの表面から、上記筒状部の水平方向の膜厚の
寸法の１／２未満の深さの範囲とするものである。
【００１０】さらに、この発明の請求項３記載の半導体
装置は、上記の請求項１に対応する構成に加え、ストレ
ージノードに対して粗面化がなされる範囲において、上
記ストレージノードを構成するポリシリコン粒若しくは
アモルファスシリコン粒の粒界に凹部が形成され、粗面
化されるものである。
装置は、上記の請求項１に対応する構成に加え、ストレ
ージノードに対して粗面化がなされる範囲において、上
記ストレージノードを構成するポリシリコン粒若しくは
アモルファスシリコン粒の粒界に凹部が形成され、粗面
化されるものである。
【００１１】また、この発明の請求項４記載の半導体装
置の製造方法は、半導体基板の一主面上に層間絶縁膜を
積層する工程、上記層間絶縁膜内に上記半導体基板に当
接するコンタクトを形成する工程、上記層間絶縁膜上に
上記コンタクトに接するように導電物質からなる水平方
向に広がりを持った水平部をパターニングする工程、上
記水平部の外周に接し、上方に筒状に伸びた状態の導電
物質からなる筒状部を形成し上記水平部及び上記筒状部
からなるストレージノードを得る工程、上記水平部及び
上記筒状部からなるストレージノードに対し、不純物リ
ンを斜め回転注入する工程、上記ストレージノードに対
して熱リン酸処理を行い、粗面化する工程、上記ストレ
ージノードの表面に誘電体膜を積層する工程、上記誘電
体膜の表面にセルプレートとなる導電物質を積層する工
程を含むものである。
置の製造方法は、半導体基板の一主面上に層間絶縁膜を
積層する工程、上記層間絶縁膜内に上記半導体基板に当
接するコンタクトを形成する工程、上記層間絶縁膜上に
上記コンタクトに接するように導電物質からなる水平方
向に広がりを持った水平部をパターニングする工程、上
記水平部の外周に接し、上方に筒状に伸びた状態の導電
物質からなる筒状部を形成し上記水平部及び上記筒状部
からなるストレージノードを得る工程、上記水平部及び
上記筒状部からなるストレージノードに対し、不純物リ
ンを斜め回転注入する工程、上記ストレージノードに対
して熱リン酸処理を行い、粗面化する工程、上記ストレ
ージノードの表面に誘電体膜を積層する工程、上記誘電
体膜の表面にセルプレートとなる導電物質を積層する工
程を含むものである。
【００１２】さらに、この発明の請求項５記載の半導体
装置の製造方法は、上記の請求項４記載の半導体装置の
製造方法において、不純物リンを注入する際の注入エネ
ルギーは１０〜５０ｋｅＶとするものである。
装置の製造方法は、上記の請求項４記載の半導体装置の
製造方法において、不純物リンを注入する際の注入エネ
ルギーは１０〜５０ｋｅＶとするものである。
【００１３】また、この発明の請求項６記載の半導体装
置の製造方法は、上記の請求項４記載の半導体装置の製
造方法において、不純物リンの注入量は２×１０14atom
／cm2以上１×１０16atom／cm2以下とするものである。
置の製造方法は、上記の請求項４記載の半導体装置の製
造方法において、不純物リンの注入量は２×１０14atom
／cm2以上１×１０16atom／cm2以下とするものである。
【００１４】さらに、この発明の請求項７記載の半導体
装置の製造方法は、上記の請求項４記載の半導体装置の
製造方法において、熱リン酸処理によって粗面化する範
囲は、ストレージノードの表面から、上記筒状部の水平
方向の膜厚の寸法の１／２未満の深さの範囲とするもの
である。
装置の製造方法は、上記の請求項４記載の半導体装置の
製造方法において、熱リン酸処理によって粗面化する範
囲は、ストレージノードの表面から、上記筒状部の水平
方向の膜厚の寸法の１／２未満の深さの範囲とするもの
である。
【００１５】また、この発明の請求項８記載の半導体装
置の製造方法は、上記の請求項４記載の半導体装置の製
造方法において、不純物リンを斜め回転注入することで
ストレージノード内の上記不純物リン濃度に変化をつ
け、上記不純物リン濃度のピーク位置が、上記ストレー
ジノードの粗面化を及ぼす範囲内に配置される状態とす
るものである。
置の製造方法は、上記の請求項４記載の半導体装置の製
造方法において、不純物リンを斜め回転注入することで
ストレージノード内の上記不純物リン濃度に変化をつ
け、上記不純物リン濃度のピーク位置が、上記ストレー
ジノードの粗面化を及ぼす範囲内に配置される状態とす
るものである。
【００１６】さらに、この発明の請求項９記載の半導体
装置の製造方法は、上記の請求項４〜８記載の半導体装
置の製造方法において、ストレージノードを構成する筒
状部はポリシリコン若しくはアモルファスシリコンによ
り構成するものである。
装置の製造方法は、上記の請求項４〜８記載の半導体装
置の製造方法において、ストレージノードを構成する筒
状部はポリシリコン若しくはアモルファスシリコンによ
り構成するものである。
【００１７】
実施の形態１．この発明の実施の形態１について説明す
る。図１はこの発明の実施の形態１による半導体装置の
断面図を示すものであり、例えば６４ＭＤＲＡＭ以降の
高集積ＤＲＡＭ（特に今後の２５６ＭＤＲＡＭ）適用可
能なキャパシタの下部電極の構造を示している。
る。図１はこの発明の実施の形態１による半導体装置の
断面図を示すものであり、例えば６４ＭＤＲＡＭ以降の
高集積ＤＲＡＭ（特に今後の２５６ＭＤＲＡＭ）適用可
能なキャパシタの下部電極の構造を示している。
【００１８】この図１において符号１は半導体基板、１
ａは半導体基板１の表面に形成された不純物領域、２は
半導体基板１上に積層された層間絶縁膜、３は層間絶縁
膜２内に埋設され、この層間絶縁膜２の表面から不純物
領域１ａの表面までの深さにかけて形成された導電物質
からなるコンタクト、４ａはキャパシタ７を構成するス
トレージノード４の一部であり、コンタクト３の上部に
接し、層間絶縁膜２の表面上に楕円状にパターニングさ
れた導電物質からなる水平部、４ｂはストレージノード
４の一部であり、水平部４ａの側断面に接し、垂直方向
に伸びた形状の導電物質からなる筒状部をそれぞれ示し
ている。
ａは半導体基板１の表面に形成された不純物領域、２は
半導体基板１上に積層された層間絶縁膜、３は層間絶縁
膜２内に埋設され、この層間絶縁膜２の表面から不純物
領域１ａの表面までの深さにかけて形成された導電物質
からなるコンタクト、４ａはキャパシタ７を構成するス
トレージノード４の一部であり、コンタクト３の上部に
接し、層間絶縁膜２の表面上に楕円状にパターニングさ
れた導電物質からなる水平部、４ｂはストレージノード
４の一部であり、水平部４ａの側断面に接し、垂直方向
に伸びた形状の導電物質からなる筒状部をそれぞれ示し
ている。
【００１９】さらに、符号５はストレージノード４の対
向電極となる側の表面に積層された誘電体膜、６は誘電
体膜５を介してストレージノード４と対向する電極であ
るセルプレートを示しており、ストレージノード４と誘
電体膜５とセルプレート６がキャパシタ７を構成してい
る。符号８はキャパシタ７上に積層された層間絶縁膜８
である。
向電極となる側の表面に積層された誘電体膜、６は誘電
体膜５を介してストレージノード４と対向する電極であ
るセルプレートを示しており、ストレージノード４と誘
電体膜５とセルプレート６がキャパシタ７を構成してい
る。符号８はキャパシタ７上に積層された層間絶縁膜８
である。
【００２０】図１の半導体装置のキャパシタ７を構成す
るストレージノード４のセルプレート６と対向する側の
表面は粗面化され、ランダムな凹凸が形成されており、
キャパシタ７の電極の対向面積を効率良く増大させてい
る。さらに、粗面化を制御性良く行っているため、筒状
部４ｂの強度を十分に保っているものである。
るストレージノード４のセルプレート６と対向する側の
表面は粗面化され、ランダムな凹凸が形成されており、
キャパシタ７の電極の対向面積を効率良く増大させてい
る。さらに、粗面化を制御性良く行っているため、筒状
部４ｂの強度を十分に保っているものである。
【００２１】次に、図１の半導体装置の製造方法につい
て説明する。まず、図２に示すように半導体基板１の表
面に例えば下層配線、ＭＯＳトランジスタ等の素子を形
成した後、それらの素子の表面を含む半導体基板１の表
面に層間絶縁膜２を積層する。この層間絶縁膜２の膜厚
は半導体基板１の表面上に形成する素子の寸法等によっ
て大きさが変わるが、４０００Å程度の膜厚とする。次
に、所定の開口パターンを有するレジストパターンを層
間絶縁膜２の表面に形成し、これをエッチングマスクと
して層間絶縁膜２に対して異方性エッチングを行い、開
口径２０００Å程度のコンタクトホール３ａを形成し、
半導体基板１の表面を一部露出させる。さらに不純物イ
オン注入を行い、選択的にコンタクトホール３ａの底面
に位置する半導体基板１の表面に不純物領域１ａを形成
する。コンタクトホール３ａの開口に用いたレジストパ
ターンは不純物イオン注入前、若しくは注入後に除去す
る。なお、不純物領域１ａは、層間絶縁膜２の成膜前に
形成することも可能である。
て説明する。まず、図２に示すように半導体基板１の表
面に例えば下層配線、ＭＯＳトランジスタ等の素子を形
成した後、それらの素子の表面を含む半導体基板１の表
面に層間絶縁膜２を積層する。この層間絶縁膜２の膜厚
は半導体基板１の表面上に形成する素子の寸法等によっ
て大きさが変わるが、４０００Å程度の膜厚とする。次
に、所定の開口パターンを有するレジストパターンを層
間絶縁膜２の表面に形成し、これをエッチングマスクと
して層間絶縁膜２に対して異方性エッチングを行い、開
口径２０００Å程度のコンタクトホール３ａを形成し、
半導体基板１の表面を一部露出させる。さらに不純物イ
オン注入を行い、選択的にコンタクトホール３ａの底面
に位置する半導体基板１の表面に不純物領域１ａを形成
する。コンタクトホール３ａの開口に用いたレジストパ
ターンは不純物イオン注入前、若しくは注入後に除去す
る。なお、不純物領域１ａは、層間絶縁膜２の成膜前に
形成することも可能である。
【００２２】その後、図３に示すように、層間絶縁膜２
内にコンタクトホール３ａを形成後の被処理基板（以
下、製造過程にある半導体基板１及びその表面上の堆積
膜を含めて被処理基板と称す。）の表面全面にＣＶＤ法
若しくはスパッタリング法等の方法を用いてコンタクト
ホール３ａの内部に導電物質を埋設し、コンタクト３を
形成するのと同時に、層間絶縁膜２の表面にも同様に水
平部４ａとなる導電物質を２０００Å程度の厚さに積層
する。
内にコンタクトホール３ａを形成後の被処理基板（以
下、製造過程にある半導体基板１及びその表面上の堆積
膜を含めて被処理基板と称す。）の表面全面にＣＶＤ法
若しくはスパッタリング法等の方法を用いてコンタクト
ホール３ａの内部に導電物質を埋設し、コンタクト３を
形成するのと同時に、層間絶縁膜２の表面にも同様に水
平部４ａとなる導電物質を２０００Å程度の厚さに積層
する。
【００２３】さらに、この導電物質上に膜厚５０００Å
のシリコン酸化膜からなるマスクパターン９をパターニ
ングし、このマスクパターン９をエッチングマスクとし
て水平部４ａとなる導電物質をパターニングし、ストレ
ージノード４を構成する水平部４ａを得る。この水平部
４ａが楕円状に形成されている場合、その長径は１５０
００Å、短径は５０００Å程度の大きさとなるようにす
る。
のシリコン酸化膜からなるマスクパターン９をパターニ
ングし、このマスクパターン９をエッチングマスクとし
て水平部４ａとなる導電物質をパターニングし、ストレ
ージノード４を構成する水平部４ａを得る。この水平部
４ａが楕円状に形成されている場合、その長径は１５０
００Å、短径は５０００Å程度の大きさとなるようにす
る。
【００２４】その後、図４に示すように、被処理基板表
面にストレージノード４の構成要素である円筒部４ｂを
構成する導電物質４１ｂを、例えばチューブ式の減圧Ｃ
ＶＤ装置を用いて、成膜温度５７５〜５８５℃で、デポ
圧力０．４５Torrで、１０００Å程度の厚さとなるよう
に積層する。また、ここで成膜する導電物質４１ｂ中の
不純物リン濃度は４Ｅ２０atom/cm3程度の値となるよう
に調整する。
面にストレージノード４の構成要素である円筒部４ｂを
構成する導電物質４１ｂを、例えばチューブ式の減圧Ｃ
ＶＤ装置を用いて、成膜温度５７５〜５８５℃で、デポ
圧力０．４５Torrで、１０００Å程度の厚さとなるよう
に積層する。また、ここで成膜する導電物質４１ｂ中の
不純物リン濃度は４Ｅ２０atom/cm3程度の値となるよう
に調整する。
【００２５】その後、図５に示すように、この導電物質
４１ｂに対して異方性エッチングを行い、水平部４ａ及
びマスクパターン９の側断面にサイドウォールとして付
着した状態のストレージノード４の一部である筒状部４
ｂを得る。この筒状部４ｂの水平方向の膜厚は１０００
Å程度、垂直方向の寸法は７０００Å程度となる。この
筒状部４ｂの水平方向の膜厚は、適応しようとする半導
体装置のセルサイズにも依存するが、５００〜１０００
Å程度の値とするのが適当である。その後、マスクパタ
ーン９を除去する。
４１ｂに対して異方性エッチングを行い、水平部４ａ及
びマスクパターン９の側断面にサイドウォールとして付
着した状態のストレージノード４の一部である筒状部４
ｂを得る。この筒状部４ｂの水平方向の膜厚は１０００
Å程度、垂直方向の寸法は７０００Å程度となる。この
筒状部４ｂの水平方向の膜厚は、適応しようとする半導
体装置のセルサイズにも依存するが、５００〜１０００
Å程度の値とするのが適当である。その後、マスクパタ
ーン９を除去する。
【００２６】次に、図６に示すように、ストレージノー
ド４のキャパシタの対向電極となる側の表面に対し不純
物リンを注入する。図６において符号１０は不純物注入
方向を示すものである。この不純物リン注入工程におい
ては、被処理基板に対して４５°の角度で８分割の不純
物斜め回転注入を行う。また８分割の注入とは、半導体
基板１の一主面に対して水平な方向に４５°（３６０°
の８分の１）ずつ半導体基板１を回転させ、角度を変え
て８回の注入を行うという方法であり、不純物イオンの
注入角度は半導体基板１の一主面に対して４５°の角度
を持つように設定し行う。このときの注入エネルギーは
２０ＫｅＶ、注入量は１Ｅ１５atom／cm2となるよう調
整して注入を行う。
ド４のキャパシタの対向電極となる側の表面に対し不純
物リンを注入する。図６において符号１０は不純物注入
方向を示すものである。この不純物リン注入工程におい
ては、被処理基板に対して４５°の角度で８分割の不純
物斜め回転注入を行う。また８分割の注入とは、半導体
基板１の一主面に対して水平な方向に４５°（３６０°
の８分の１）ずつ半導体基板１を回転させ、角度を変え
て８回の注入を行うという方法であり、不純物イオンの
注入角度は半導体基板１の一主面に対して４５°の角度
を持つように設定し行う。このときの注入エネルギーは
２０ＫｅＶ、注入量は１Ｅ１５atom／cm2となるよう調
整して注入を行う。
【００２７】また、図７に示す通り、不純物イオン注入
エネルギーの大きさに対して不純物イオンの射影飛程距
離の大きさは比例する関係にあることが公知となってい
る。例えば上記のような注入エネルギーでイオン注入を
行えば２５０Å程度の射影飛程距離となる。
エネルギーの大きさに対して不純物イオンの射影飛程距
離の大きさは比例する関係にあることが公知となってい
る。例えば上記のような注入エネルギーでイオン注入を
行えば２５０Å程度の射影飛程距離となる。
【００２８】ここで、半導体基板１の一主面に対して４
５°の角度で斜めに不純物リンを注入していることを考
慮すると、多少のばらつきはあるが、ストレージノード
４の表面から２００Å程度の深さに不純物ピークが位置
する状態となる。また、８分割の回転注入でもあること
から、筒状部４ｂ内側のストレージノード４の表面にも
筒状部４ｂの外側と同様に不純物を注入できる。
５°の角度で斜めに不純物リンを注入していることを考
慮すると、多少のばらつきはあるが、ストレージノード
４の表面から２００Å程度の深さに不純物ピークが位置
する状態となる。また、８分割の回転注入でもあること
から、筒状部４ｂ内側のストレージノード４の表面にも
筒状部４ｂの外側と同様に不純物を注入できる。
【００２９】不純物イオン注入後のストレージノード表
面（対向電極となる部分）からストレージノード４の膜
内部までの不純物プロファイルを図８に示す。図８
（ａ）、（ｂ）は、ストレージノード４の粗面化前後の
不純物プロファイルを示しており、横軸としてストレー
ジノード４の表面からその膜内部に向かう距離［Å］
を、縦軸として不純物濃度［１０20atom／cm3］をそれ
ぞれ示している。
面（対向電極となる部分）からストレージノード４の膜
内部までの不純物プロファイルを図８に示す。図８
（ａ）、（ｂ）は、ストレージノード４の粗面化前後の
不純物プロファイルを示しており、横軸としてストレー
ジノード４の表面からその膜内部に向かう距離［Å］
を、縦軸として不純物濃度［１０20atom／cm3］をそれ
ぞれ示している。
【００３０】この図８（ａ）に示すように、粗面化前に
おいてはリン濃度はストレージノード４の表面から２０
０Å程度の深さにおいてピークを持つ状態となり、その
ピーク位置における不純物濃度は、ストレージノード４
の成膜時に既に膜内に含まれている不純物によるリン濃
度と斜め回転注入によって追加注入される不純物による
リン濃度（３〜４Ｅ２０atom／cm3）との合計で表さ
れ、７〜８Ｅ２０atom／cm3程度の値となる。
おいてはリン濃度はストレージノード４の表面から２０
０Å程度の深さにおいてピークを持つ状態となり、その
ピーク位置における不純物濃度は、ストレージノード４
の成膜時に既に膜内に含まれている不純物によるリン濃
度と斜め回転注入によって追加注入される不純物による
リン濃度（３〜４Ｅ２０atom／cm3）との合計で表さ
れ、７〜８Ｅ２０atom／cm3程度の値となる。
【００３１】図８（ａ）のような不純物プロファイルの
ストレージノード４を得た後、このストレージノード４
に対して熱リン酸処理を行うことで図９に示すような粗
面化したストレージノード４を得る。具体的には１６０
℃程度の温度で、８５％Ｈ3ＰＯ4水溶液が満たされた浴
漕中にウェハを６０〜９０分間浸す。この熱リン酸処理
により、ストレージノードにドープされたリンを選択的
にエッチング除去する。リンはポリシリコン粒界に偏析
しやすいために、ポリシリコンの粒界が選択的にエッチ
ングされた状態となり、例えば上記のようにリン濃度の
ピークがストレージノード４の表面から２００Å程度で
ある場合、上記の粗面化によって、多少のばらつきはあ
るが、ストレージノード４の表面から２００〜４００Å
の範囲において凹凸が形成される。この熱リン酸処理
後、水洗（２０分間）、スピン乾燥（５分間）を行う。
ストレージノード４を得た後、このストレージノード４
に対して熱リン酸処理を行うことで図９に示すような粗
面化したストレージノード４を得る。具体的には１６０
℃程度の温度で、８５％Ｈ3ＰＯ4水溶液が満たされた浴
漕中にウェハを６０〜９０分間浸す。この熱リン酸処理
により、ストレージノードにドープされたリンを選択的
にエッチング除去する。リンはポリシリコン粒界に偏析
しやすいために、ポリシリコンの粒界が選択的にエッチ
ングされた状態となり、例えば上記のようにリン濃度の
ピークがストレージノード４の表面から２００Å程度で
ある場合、上記の粗面化によって、多少のばらつきはあ
るが、ストレージノード４の表面から２００〜４００Å
の範囲において凹凸が形成される。この熱リン酸処理
後、水洗（２０分間）、スピン乾燥（５分間）を行う。
【００３２】粗面化処理後のストレージノード４の筒状
部４ｂのリン濃度の表面からの距離依存性を図８（ｂ）
に示す。ストレージノード４の表面近傍のリンはエッチ
ング除去されるため、そのリン濃度は１Ｅ２０atom／cm
3程度と小さくなり、また深さ２００Å程度の位置に粗
面化前と同様にピークがあるが、そのリン濃度は粗面化
前よりも小さくなる。深さ５００Å程度の筒状部４ｂの
膜の中心部におけるリン濃度は粗面化による変化は見ら
れず、粗面化前と同じ膜質を保っていることが分かる。
部４ｂのリン濃度の表面からの距離依存性を図８（ｂ）
に示す。ストレージノード４の表面近傍のリンはエッチ
ング除去されるため、そのリン濃度は１Ｅ２０atom／cm
3程度と小さくなり、また深さ２００Å程度の位置に粗
面化前と同様にピークがあるが、そのリン濃度は粗面化
前よりも小さくなる。深さ５００Å程度の筒状部４ｂの
膜の中心部におけるリン濃度は粗面化による変化は見ら
れず、粗面化前と同じ膜質を保っていることが分かる。
【００３３】このときの粗面化前後におけるストレージ
ノード４の断面の部分拡大図を図１０（ａ）、（ｂ）に
示す。図１０（ａ）、（ｂ）において、実線（細）はポ
リシリコン粒界を示し、実線（太）はポリシリコン粒界
のうち不純物リンが偏析した領域を示すものである。ス
トレージノード４は既に述べたようにポリシリコンによ
り構成されており、熱リン酸処理前においては、図１０
（ａ）に示すように、不純物リンはポリシリコン粒の粒
界に偏析した状態となり、表面から２００〜４００Åま
での深さの領域に不純物リンが主に分布された状態とな
っている。
ノード４の断面の部分拡大図を図１０（ａ）、（ｂ）に
示す。図１０（ａ）、（ｂ）において、実線（細）はポ
リシリコン粒界を示し、実線（太）はポリシリコン粒界
のうち不純物リンが偏析した領域を示すものである。ス
トレージノード４は既に述べたようにポリシリコンによ
り構成されており、熱リン酸処理前においては、図１０
（ａ）に示すように、不純物リンはポリシリコン粒の粒
界に偏析した状態となり、表面から２００〜４００Åま
での深さの領域に不純物リンが主に分布された状態とな
っている。
【００３４】図１０（ａ）に示した状態のストレージノ
ードの表面に対して熱リン酸処理を施すと、図１０
（ｂ）に示したように、ポリシリコン粒界に位置する不
純物リンが選択的にエッチング除去され、ストレージノ
ードの表面から２００〜４００Åの深さの領域かけて、
ポリシリコン粒界に沿った溝が形成され、粗面化処理が
なされた状態となる。
ードの表面に対して熱リン酸処理を施すと、図１０
（ｂ）に示したように、ポリシリコン粒界に位置する不
純物リンが選択的にエッチング除去され、ストレージノ
ードの表面から２００〜４００Åの深さの領域かけて、
ポリシリコン粒界に沿った溝が形成され、粗面化処理が
なされた状態となる。
【００３５】次に、図１１にポリシリコンからなるスト
レージノード４を熱リン酸エッチングした場合のエッチ
ングレートの不純物リン濃度依存性の調査結果を示す。
この調査により、発明者は不純物リン濃度とストレージ
ノード４を構成する導電物質のエッチングレートとは密
接な関係があり、不純物リン濃度の値が大きくなるに従
って、そのエッチングレートも大きくなるということを
確認している。
レージノード４を熱リン酸エッチングした場合のエッチ
ングレートの不純物リン濃度依存性の調査結果を示す。
この調査により、発明者は不純物リン濃度とストレージ
ノード４を構成する導電物質のエッチングレートとは密
接な関係があり、不純物リン濃度の値が大きくなるに従
って、そのエッチングレートも大きくなるということを
確認している。
【００３６】従って、ストレージノード４の不純物濃度
ピークの近傍においてはそのエッチングレートが大き
く、不純物濃度のピーク位置よりも深い位置（即ち、ス
トレージノード４を構成する膜の内部）においてはエッ
チングレートが小さくなり、熱リン酸処理による粗面化
反応を不純物濃度のピーク近傍までで止めることが可能
であり、粗面化がストレージノード４の膜内部にまで深
く浸透するのを抑制することが可能であることがわか
る。
ピークの近傍においてはそのエッチングレートが大き
く、不純物濃度のピーク位置よりも深い位置（即ち、ス
トレージノード４を構成する膜の内部）においてはエッ
チングレートが小さくなり、熱リン酸処理による粗面化
反応を不純物濃度のピーク近傍までで止めることが可能
であり、粗面化がストレージノード４の膜内部にまで深
く浸透するのを抑制することが可能であることがわか
る。
【００３７】よって、粗面化反応がストレージノード４
の膜内部にまで浸透することを抑制し、リン濃度のピー
ク近傍で粗面化処理を抑制することができるため、スト
レージノード４の表面積を増大させることで結果的にキ
ャパシタの対向面積の増大を図ることが可能である上、
ストレージノード４自体の強度を保つこともでき、良好
な粗面化処理を行うことが可能となる。
の膜内部にまで浸透することを抑制し、リン濃度のピー
ク近傍で粗面化処理を抑制することができるため、スト
レージノード４の表面積を増大させることで結果的にキ
ャパシタの対向面積の増大を図ることが可能である上、
ストレージノード４自体の強度を保つこともでき、良好
な粗面化処理を行うことが可能となる。
【００３８】次に、上記の熱リン酸処理により被処理基
板のストレージノード４に注入されたリンが選択的に除
去され、空洞化したストレージノード４の粗面化表面を
活性化させるため、８００℃程度の温度で３０分間の熱
処理を行う。このストレージノード４の活性化を行って
も、粗面化した表面の形状には変化がないことは発明者
によって確認されている。
板のストレージノード４に注入されたリンが選択的に除
去され、空洞化したストレージノード４の粗面化表面を
活性化させるため、８００℃程度の温度で３０分間の熱
処理を行う。このストレージノード４の活性化を行って
も、粗面化した表面の形状には変化がないことは発明者
によって確認されている。
【００３９】その後、粗面化されたストレージノード４
の表面に対してＬＰＣＶＤ装置を用いてシリコン窒化酸
化膜（ＯＮ膜）からなる誘電体膜５を６０Å程度の膜厚
となるように積層し、さらにＬＰＣＶＤ装置を用いてド
ープトポリシリコンからなるセルプレート６を２０００
Å程度の膜厚となるように積層する。この段階で、誘電
体膜５を介して対向するストレージノード４とセルプレ
ート６を含むキャパシタ７を形成することが可能であ
る。その後、このセルプレート６上に層間絶縁膜８を積
層することで図１に示すような半導体装置を得ることが
可能である。
の表面に対してＬＰＣＶＤ装置を用いてシリコン窒化酸
化膜（ＯＮ膜）からなる誘電体膜５を６０Å程度の膜厚
となるように積層し、さらにＬＰＣＶＤ装置を用いてド
ープトポリシリコンからなるセルプレート６を２０００
Å程度の膜厚となるように積層する。この段階で、誘電
体膜５を介して対向するストレージノード４とセルプレ
ート６を含むキャパシタ７を形成することが可能であ
る。その後、このセルプレート６上に層間絶縁膜８を積
層することで図１に示すような半導体装置を得ることが
可能である。
【００４０】上記のような製造方法によって形成したキ
ャパシタ７を含む半導体装置は、ストレージノード４の
表面から２００Å程度の深さの位置に不純物リン濃度の
ピークが位置するように制御性良く不純物注入を行い、
また斜め回転注入とすることで、ストレージノード４の
筒状部４ｂの内部及び水平部４ａの表面の、不純物を注
入しにくい領域にも均一に不純物リンを注入することが
できる。
ャパシタ７を含む半導体装置は、ストレージノード４の
表面から２００Å程度の深さの位置に不純物リン濃度の
ピークが位置するように制御性良く不純物注入を行い、
また斜め回転注入とすることで、ストレージノード４の
筒状部４ｂの内部及び水平部４ａの表面の、不純物を注
入しにくい領域にも均一に不純物リンを注入することが
できる。
【００４１】さらに、水平方向の膜厚が１０００Åであ
る筒状部４ｂを含むストレージノード４に対して、熱リ
ン酸処理を行った際に、ストレージノード４の表面から
２００〜４００Åの深さの領域を制御性良く粗面化する
ため、ストレージノード４を構成する導電膜の中心部分
にまで粗面化が及ぶことがなく、ストレージノード４の
筒状部の折れ、一部欠落等の問題を解消することがで
き、膜自体の強度を十分なものとすることが可能であ
る。
る筒状部４ｂを含むストレージノード４に対して、熱リ
ン酸処理を行った際に、ストレージノード４の表面から
２００〜４００Åの深さの領域を制御性良く粗面化する
ため、ストレージノード４を構成する導電膜の中心部分
にまで粗面化が及ぶことがなく、ストレージノード４の
筒状部の折れ、一部欠落等の問題を解消することがで
き、膜自体の強度を十分なものとすることが可能であ
る。
【００４２】さらに、筒状部を有するキャパシタ（円筒
キャパシタと称する場合もある。）に、熱リン酸処理に
よる粗面化を行い、ランダム形状の凹凸を形成すること
で、粗面化処理を行わない場合の１．４倍程度の表面積
とすることができ、大容量のキャパシタを得ることが可
能となる。
キャパシタと称する場合もある。）に、熱リン酸処理に
よる粗面化を行い、ランダム形状の凹凸を形成すること
で、粗面化処理を行わない場合の１．４倍程度の表面積
とすることができ、大容量のキャパシタを得ることが可
能となる。
【００４３】上記の製造方法の説明においては、例えば
斜め回転注入の例として、半導体基板の一主面に対して
の不純物イオンの注入角を４５°とし、また回転注入を
８分割（回転角度４５°）とする例を示した。しかし、
これは一例に過ぎず、異なる注入角、異なる回転角度で
不純物の注入を行っても良く、最終的にストレージノー
ド４の表面から決められた位置にピークを有する不純物
分布とすることができれば良い。
斜め回転注入の例として、半導体基板の一主面に対して
の不純物イオンの注入角を４５°とし、また回転注入を
８分割（回転角度４５°）とする例を示した。しかし、
これは一例に過ぎず、異なる注入角、異なる回転角度で
不純物の注入を行っても良く、最終的にストレージノー
ド４の表面から決められた位置にピークを有する不純物
分布とすることができれば良い。
【００４４】さらに、ストレージノード４に対して不純
物リンイオンを斜め回転注入する際のイオン注入量は２
Ｅ１４atom／cm2以上、１Ｅ１６atom／cm2（イオン注入
装置の限界値に等しい）以下の範囲であれば良く、スト
レージノード４のバルクとの不純物濃度差がピーク位置
で１Ｅ２０atom/cm3以上の値となれば良好な粗面化を行
うことが可能である。
物リンイオンを斜め回転注入する際のイオン注入量は２
Ｅ１４atom／cm2以上、１Ｅ１６atom／cm2（イオン注入
装置の限界値に等しい）以下の範囲であれば良く、スト
レージノード４のバルクとの不純物濃度差がピーク位置
で１Ｅ２０atom/cm3以上の値となれば良好な粗面化を行
うことが可能である。
【００４５】また、上記の半導体装置の製造方法は、そ
の処理条件の一例を示したに過ぎず、最終的に、表面が
粗面化された筒状キャパシタであって、その筒状部を構
成する膜の中心部にまで粗面化が及んでおらず、膜の強
度を保つことができる構造が得られれば良いという観点
から、例えば不純物リンの注入量や注入角度、注入エネ
ルギーなど、異なる値をとっていても良く、異なる処理
条件を用いることも可能であることは言うまでもない。
の処理条件の一例を示したに過ぎず、最終的に、表面が
粗面化された筒状キャパシタであって、その筒状部を構
成する膜の中心部にまで粗面化が及んでおらず、膜の強
度を保つことができる構造が得られれば良いという観点
から、例えば不純物リンの注入量や注入角度、注入エネ
ルギーなど、異なる値をとっていても良く、異なる処理
条件を用いることも可能であることは言うまでもない。
【００４６】実施の形態２．次に、この発明の実施の形
態２について説明する。この実施の形態２の最終的に得
られる半導体装置の構造は上述の実施の形態１に示した
ものと同様のものであり、その製造方法に相違点がある
ものである。具体的には粗面化前のストレージノード４
に対する不純物の注入条件が異なっている。
態２について説明する。この実施の形態２の最終的に得
られる半導体装置の構造は上述の実施の形態１に示した
ものと同様のものであり、その製造方法に相違点がある
ものである。具体的には粗面化前のストレージノード４
に対する不純物の注入条件が異なっている。
【００４７】次に、この発明の実施の形態２の製造方法
について説明する。実施の形態１において説明した図２
〜図６の工程順に処理を行い、キャパシタ７の対向電極
の一方のストレージノード４を形成する。その後、図１
２に示すように不純物リンを被処理基板に対して斜め回
転注入する。このときの不純物注入条件は、注入エネル
ギー５０ｋｅＶ、注入量１Ｅ１５atom／cm2、注入角６
０°で８分割の回転注入とする。
について説明する。実施の形態１において説明した図２
〜図６の工程順に処理を行い、キャパシタ７の対向電極
の一方のストレージノード４を形成する。その後、図１
２に示すように不純物リンを被処理基板に対して斜め回
転注入する。このときの不純物注入条件は、注入エネル
ギー５０ｋｅＶ、注入量１Ｅ１５atom／cm2、注入角６
０°で８分割の回転注入とする。
【００４８】上記のような条件で不純物リンの注入を行
った場合、注入エネルギーが５０ｋｅＶであることから
射影飛程距離は６００Å程度となるが、その注入角が６
０°であることを考慮すると、ストレージノード４の表
面から３００Å程度の深さにまで不純物が注入されるこ
とが分かる。
った場合、注入エネルギーが５０ｋｅＶであることから
射影飛程距離は６００Å程度となるが、その注入角が６
０°であることを考慮すると、ストレージノード４の表
面から３００Å程度の深さにまで不純物が注入されるこ
とが分かる。
【００４９】上記のような条件で不純物リン注入を行っ
た場合のストレージノード４の表面から膜の内部への不
純物濃度プロファイルを図１３に示す。図１３（ａ）、
（ｂ）は、ストレージノードの粗面化前後におけるリン
濃度のストレージノード表面からの距離依存性を示すも
のであり、横軸にストレージノード４の表面から膜の内
部への深さ［Å］を示しており、縦軸は不純物リン濃度
［１０20atom／cm3］を示している。
た場合のストレージノード４の表面から膜の内部への不
純物濃度プロファイルを図１３に示す。図１３（ａ）、
（ｂ）は、ストレージノードの粗面化前後におけるリン
濃度のストレージノード表面からの距離依存性を示すも
のであり、横軸にストレージノード４の表面から膜の内
部への深さ［Å］を示しており、縦軸は不純物リン濃度
［１０20atom／cm3］を示している。
【００５０】粗面化前は図１３（ａ）から分かるよう
に、ストレージノード４の表面からの深さが増すにつれ
徐々にその不純物リン濃度が大きくなり、ストレージノ
ード４の表面からの深さが３００Åの位置において不純
物リン濃度がピークとなり、その値は８Ｅ２０atom／cm
3程度となる。さらに深い位置となるにつれ徐々に不純
物リン濃度が小さくなり、ストレージノード４の筒状部
４ｂの膜厚の半分に相当する深さの位置においては不純
物リン濃度は４Ｅ２０atom／cm3程度となる。このリン
濃度はドープトポリシリコンにより筒状部４ｂを形成し
た際に既に均一に含まれていた不純物の濃度に等しい。
に、ストレージノード４の表面からの深さが増すにつれ
徐々にその不純物リン濃度が大きくなり、ストレージノ
ード４の表面からの深さが３００Åの位置において不純
物リン濃度がピークとなり、その値は８Ｅ２０atom／cm
3程度となる。さらに深い位置となるにつれ徐々に不純
物リン濃度が小さくなり、ストレージノード４の筒状部
４ｂの膜厚の半分に相当する深さの位置においては不純
物リン濃度は４Ｅ２０atom／cm3程度となる。このリン
濃度はドープトポリシリコンにより筒状部４ｂを形成し
た際に既に均一に含まれていた不純物の濃度に等しい。
【００５１】その後、実施の形態１に示した場合と同様
に、熱リン酸処理によるストレージノード４の粗面化を
行う。このときにストレージノード４を構成するポリシ
リコンの粒界に偏析した不純物リンは選択的にエッチン
グされ、ストレージノード４の表面には凹凸が形成され
る。このときの粗面化は、エッチングレートの高い、即
ち不純物リン濃度の大きな領域において制御性良くなさ
れ筒状部４ｂの膜の中心部にまでは粗面化は及ばない。
に、熱リン酸処理によるストレージノード４の粗面化を
行う。このときにストレージノード４を構成するポリシ
リコンの粒界に偏析した不純物リンは選択的にエッチン
グされ、ストレージノード４の表面には凹凸が形成され
る。このときの粗面化は、エッチングレートの高い、即
ち不純物リン濃度の大きな領域において制御性良くなさ
れ筒状部４ｂの膜の中心部にまでは粗面化は及ばない。
【００５２】また、このときの粗面化処理によってスト
レージノード４の筒状部４ｂのリン濃度は図１３（ｂ）
に示すように変化する。図１３（ｂ）にあるように筒状
部４ｂの表面のリンはエッチングにより大部分が除去さ
れ、深さ３００Å程度の位置のリン濃度のピーク値も６
Ｅ２０atom／cm3と小さくなる。しかし膜の中心部のリ
ン濃度には変化はなく、この部分での膜質の変化がない
ことが分かる。
レージノード４の筒状部４ｂのリン濃度は図１３（ｂ）
に示すように変化する。図１３（ｂ）にあるように筒状
部４ｂの表面のリンはエッチングにより大部分が除去さ
れ、深さ３００Å程度の位置のリン濃度のピーク値も６
Ｅ２０atom／cm3と小さくなる。しかし膜の中心部のリ
ン濃度には変化はなく、この部分での膜質の変化がない
ことが分かる。
【００５３】その後、実施の形態１に示した要領で誘電
体膜５、セルプレート６を形成し、層間絶縁膜８を積層
することで図１と同様のキャパシタを含む半導体装置を
得ることが可能である。
体膜５、セルプレート６を形成し、層間絶縁膜８を積層
することで図１と同様のキャパシタを含む半導体装置を
得ることが可能である。
【００５４】上記のような製造方法によって形成したキ
ャパシタ７を含む半導体装置は、実施の形態１の場合と
同様に、ストレージノード４の表面から２００〜４００
Å程度の深さの位置に不純物リン濃度のピークが位置す
るように制御性良く不純物注入を行い、また斜め回転注
入とすることで、ストレージノード４の筒状部４ｂの内
部や筒状部４ｂの内部に位置する水平部４ａの表面にも
均一に不純物リンを注入することができる。
ャパシタ７を含む半導体装置は、実施の形態１の場合と
同様に、ストレージノード４の表面から２００〜４００
Å程度の深さの位置に不純物リン濃度のピークが位置す
るように制御性良く不純物注入を行い、また斜め回転注
入とすることで、ストレージノード４の筒状部４ｂの内
部や筒状部４ｂの内部に位置する水平部４ａの表面にも
均一に不純物リンを注入することができる。
【００５５】さらに、不純物イオンを注入した膜厚が１
０００Åである筒状部４ｂを含むストレージノード４に
対して、熱リン酸処理を行った際に、ストレージノード
４の表面から２００〜４００Åの領域を制御性良く粗面
化できるため、ストレージノード４を構成する導電膜の
中心部分にまで粗面化が及ぶことがなく、ストレージノ
ード４の筒状部の折れ、一部欠落等の問題を解消するこ
とができ、膜自体の強度を十分なものとすることが可能
である。
０００Åである筒状部４ｂを含むストレージノード４に
対して、熱リン酸処理を行った際に、ストレージノード
４の表面から２００〜４００Åの領域を制御性良く粗面
化できるため、ストレージノード４を構成する導電膜の
中心部分にまで粗面化が及ぶことがなく、ストレージノ
ード４の筒状部の折れ、一部欠落等の問題を解消するこ
とができ、膜自体の強度を十分なものとすることが可能
である。
【００５６】また、筒状部を有するキャパシタ（円筒キ
ャパシタと称する場合もある。）に、熱リン酸処理によ
る粗面化を行い、ランダム形状の凹凸を形成すること
で、粗面化処理を行わない場合の１．４倍程度の表面積
とすることができ、大容量のキャパシタを得ることが可
能となるという効果がある。
ャパシタと称する場合もある。）に、熱リン酸処理によ
る粗面化を行い、ランダム形状の凹凸を形成すること
で、粗面化処理を行わない場合の１．４倍程度の表面積
とすることができ、大容量のキャパシタを得ることが可
能となるという効果がある。
【００５７】実施の形態３．次に、この発明の実施の形
態３について説明する。上記の実施の形態１と実施の形
態２では半導体装置内に形成されるキャパシタを構成す
るストレージノードに対して不純物リンの注入エネルギ
ーを変化させ、不純物の注入角度を注入エネルギーに対
応して変化させた例を示した。この実施の形態３におい
ては、不純物リンの注入エネルギーを実施の形態１と同
じ値に設定し、注入量を２Ｅ１４atom／cm2と低くした
場合について説明する。
態３について説明する。上記の実施の形態１と実施の形
態２では半導体装置内に形成されるキャパシタを構成す
るストレージノードに対して不純物リンの注入エネルギ
ーを変化させ、不純物の注入角度を注入エネルギーに対
応して変化させた例を示した。この実施の形態３におい
ては、不純物リンの注入エネルギーを実施の形態１と同
じ値に設定し、注入量を２Ｅ１４atom／cm2と低くした
場合について説明する。
【００５８】この実施の形態３によって最終的に得る半
導体装置の断面構造は図１に示したものに類似してい
る。この実施の形態３による半導体装置の製造方法は、
ストレージノード４を構成する筒状部４ｂを形成する工
程まで、既に示した図２〜図５に示す処理を同様に行
う。
導体装置の断面構造は図１に示したものに類似してい
る。この実施の形態３による半導体装置の製造方法は、
ストレージノード４を構成する筒状部４ｂを形成する工
程まで、既に示した図２〜図５に示す処理を同様に行
う。
【００５９】次に、図６に示す場合と同様に、ストレー
ジノード４の対向電極となる側の表面に対し不純物リン
の注入条件を、注入角４５°（実施の形態１と同じ
値）、注入エネルギー２０ｋｅＶ（実施の形態１と同じ
値）、注入量２Ｅ１４atom／cm2と低い値に設定し、８
分割の回転注入を行う。
ジノード４の対向電極となる側の表面に対し不純物リン
の注入条件を、注入角４５°（実施の形態１と同じ
値）、注入エネルギー２０ｋｅＶ（実施の形態１と同じ
値）、注入量２Ｅ１４atom／cm2と低い値に設定し、８
分割の回転注入を行う。
【００６０】このとき、注入量が実施の形態１の場合の
５分の１と小さい値となっているが、図１４（ａ）に示
すように、ストレージノード４の筒状部４ｂを構成する
ポリシリコンの表面近傍（ストレージノード４の表面か
ら２００Å程度の深さの領域を指す。）での不純物濃度
はストレージノード４の筒状部４ｂを構成する膜内部の
不純物リン濃度（４Ｅ２０atom／cm3）と比較すると１
Ｅ２０atom／cm3程度大きくなっていることが分かる。
５分の１と小さい値となっているが、図１４（ａ）に示
すように、ストレージノード４の筒状部４ｂを構成する
ポリシリコンの表面近傍（ストレージノード４の表面か
ら２００Å程度の深さの領域を指す。）での不純物濃度
はストレージノード４の筒状部４ｂを構成する膜内部の
不純物リン濃度（４Ｅ２０atom／cm3）と比較すると１
Ｅ２０atom／cm3程度大きくなっていることが分かる。
【００６１】従って、次工程の熱リン酸処理により、不
純物リンが比較的高濃度であるストレージノード４の表
面近傍においてはポリシリコンのエッチングレートが高
くなり、その表面には微細な凹凸が形成された状態とな
る。しかし、不純物リン濃度が比較的小さい筒状部４ｂ
の膜の中心部（バルク部分）には粗面化反応は及ばず、
凹凸が形成されるのは不純物リンが斜め回転注入により
高濃度化された部分だけとなる。この現象は図１１に示
したエッチングレートのリン濃度依存性の調査結果から
も裏打ちされている。
純物リンが比較的高濃度であるストレージノード４の表
面近傍においてはポリシリコンのエッチングレートが高
くなり、その表面には微細な凹凸が形成された状態とな
る。しかし、不純物リン濃度が比較的小さい筒状部４ｂ
の膜の中心部（バルク部分）には粗面化反応は及ばず、
凹凸が形成されるのは不純物リンが斜め回転注入により
高濃度化された部分だけとなる。この現象は図１１に示
したエッチングレートのリン濃度依存性の調査結果から
も裏打ちされている。
【００６２】また粗面化後のストレージノード４の表面
から膜内部への不純物濃度プロファイルを図１４（ｂ）
に示す。粗面化後のリン濃度は筒状部４ｂの表面では大
きく減少し、深さ２００Å程度のピーク位置においても
粗面化前よりもリン濃度が小さくなる。また、膜の中心
部では拡散によりリン濃度は減少するものの、粗面化前
との差は小さく、その膜質にはほとんど変化がないこと
が分かる。
から膜内部への不純物濃度プロファイルを図１４（ｂ）
に示す。粗面化後のリン濃度は筒状部４ｂの表面では大
きく減少し、深さ２００Å程度のピーク位置においても
粗面化前よりもリン濃度が小さくなる。また、膜の中心
部では拡散によりリン濃度は減少するものの、粗面化前
との差は小さく、その膜質にはほとんど変化がないこと
が分かる。
【００６３】ストレージノード４の表面の粗面化後、実
施の形態１と同様にアニール処理を行いストレージノー
ド４の表面層の活性化を行い、誘電体膜５、セルプレー
ト６を成膜し、さらに層間絶縁膜８を積層して図１と同
様の構造のキャパシタ７を有する半導体装置を得ること
が可能である。
施の形態１と同様にアニール処理を行いストレージノー
ド４の表面層の活性化を行い、誘電体膜５、セルプレー
ト６を成膜し、さらに層間絶縁膜８を積層して図１と同
様の構造のキャパシタ７を有する半導体装置を得ること
が可能である。
【００６４】このようにして得られたキャパシタを含む
半導体装置は、ストレージノード４を構成する筒状部４
ｂの膜厚に対し粗面化により凹凸が形成される領域が小
さいことから、筒状部４ｂ自体の強度を十分に保つこと
が可能であり、またストレージノード４の表面を粗面化
することでキャパシタの大容量化も可能としているとい
う効果がある。
半導体装置は、ストレージノード４を構成する筒状部４
ｂの膜厚に対し粗面化により凹凸が形成される領域が小
さいことから、筒状部４ｂ自体の強度を十分に保つこと
が可能であり、またストレージノード４の表面を粗面化
することでキャパシタの大容量化も可能としているとい
う効果がある。
【００６５】ストレージノード４に対する不純物リンの
注入量が実施の形態１、２の場合と比較して数分の１と
小さい場合においても、粗面化するストレージノード４
の表面と粗面化しないストレージノード４の膜の内部の
リン濃度の違いによるエッチングレートの差をつけるこ
とで、粗面化処理を制御性良く行うことが可能になるこ
とは言うまでもない。
注入量が実施の形態１、２の場合と比較して数分の１と
小さい場合においても、粗面化するストレージノード４
の表面と粗面化しないストレージノード４の膜の内部の
リン濃度の違いによるエッチングレートの差をつけるこ
とで、粗面化処理を制御性良く行うことが可能になるこ
とは言うまでもない。
【００６６】実施の形態４．既に説明したこの発明の実
施の形態１〜３においては、半導体装置内のキャパシタ
７を構成するストレージノード４の筒状部４ｂをポリシ
リコンにより構成した例を示したが、この実施の形態４
による半導体装置のストレージノード４の筒状部４ｂは
アモルファスシリコンによって構成されているという点
に特徴がある。
施の形態１〜３においては、半導体装置内のキャパシタ
７を構成するストレージノード４の筒状部４ｂをポリシ
リコンにより構成した例を示したが、この実施の形態４
による半導体装置のストレージノード４の筒状部４ｂは
アモルファスシリコンによって構成されているという点
に特徴がある。
【００６７】図１５はポリシリコンからなるストレージ
ノード４の構成要素である水平部４ａをパターニング
後、アモルファスシリコンからなる筒状部４ｃを形成し
た段階での断面図である。
ノード４の構成要素である水平部４ａをパターニング
後、アモルファスシリコンからなる筒状部４ｃを形成し
た段階での断面図である。
【００６８】筒状部４ｃを構成するアモルファスシリコ
ンは、既に説明した実施の形態１の図３に示す構造の被
処理基板を得た後、チューブ式の減圧ＣＶＤ装置を用い
て、成膜温度５１０〜５３０℃、デポ圧力０．４５Torr
の条件下において、膜中の不純物リン濃度が４Ｅ２０at
om／cm3となるように、また水平方向の寸法が１０００
Å程度の膜厚となるように成膜する。その後、このアモ
ルファスシリコンに対して異方性エッチングを行い、層
間絶縁膜２の表面が少なくとも一部露出する状態とす
る。その後、筒状部４ｂの内部に詰まった状態のマスク
パターン９を除去することで図１５に示す構造の被処理
基板を得ることが可能となる。
ンは、既に説明した実施の形態１の図３に示す構造の被
処理基板を得た後、チューブ式の減圧ＣＶＤ装置を用い
て、成膜温度５１０〜５３０℃、デポ圧力０．４５Torr
の条件下において、膜中の不純物リン濃度が４Ｅ２０at
om／cm3となるように、また水平方向の寸法が１０００
Å程度の膜厚となるように成膜する。その後、このアモ
ルファスシリコンに対して異方性エッチングを行い、層
間絶縁膜２の表面が少なくとも一部露出する状態とす
る。その後、筒状部４ｂの内部に詰まった状態のマスク
パターン９を除去することで図１５に示す構造の被処理
基板を得ることが可能となる。
【００６９】その後、ストレージノード４に対して不純
物リンを斜め回転注入する。この時の注入条件の一例を
挙げると、注入エネルギー２０ＫｅＶ、注入量１Ｅ１５
atom／cm2、注入角４５°で８分割の回転注入とする。
物リンを斜め回転注入する。この時の注入条件の一例を
挙げると、注入エネルギー２０ＫｅＶ、注入量１Ｅ１５
atom／cm2、注入角４５°で８分割の回転注入とする。
【００７０】次に、図１６に示すように、上述の実施の
形態１の場合と同様に熱リン酸処理を行うことでストレ
ージノード４の表面を粗面化する。粗面化された筒状部
４ｃの表面には、水平部４ａの表面に形成される凹凸よ
りも小さい凹凸が形成される。この理由は、筒状部４ｃ
を構成するアモルファスシリコン粒が水平部４ａを構成
するポリシリコン粒よりも小さい粒であるためであり、
粗面化によりその粒界に偏析するリンを除去した時、形
成される凹凸がポリシリコンのものよりも小さな寸法と
なるためである。
形態１の場合と同様に熱リン酸処理を行うことでストレ
ージノード４の表面を粗面化する。粗面化された筒状部
４ｃの表面には、水平部４ａの表面に形成される凹凸よ
りも小さい凹凸が形成される。この理由は、筒状部４ｃ
を構成するアモルファスシリコン粒が水平部４ａを構成
するポリシリコン粒よりも小さい粒であるためであり、
粗面化によりその粒界に偏析するリンを除去した時、形
成される凹凸がポリシリコンのものよりも小さな寸法と
なるためである。
【００７１】既に説明のために用いた図１１に示すよう
に、アモルファスシリコンのエッチングレートのリン濃
度依存性は、アモルファスシリコンが不純物リンを含ま
ない場合よりも、不純物リンを含んでいる方がそのエッ
チングレートが大きいことを確認しており、ストレージ
ノード４の一部を不純物リンを含むアモルファスシリコ
ンによって構成した場合においても、良好な状態の粗面
化処理が可能であることが分かる。
に、アモルファスシリコンのエッチングレートのリン濃
度依存性は、アモルファスシリコンが不純物リンを含ま
ない場合よりも、不純物リンを含んでいる方がそのエッ
チングレートが大きいことを確認しており、ストレージ
ノード４の一部を不純物リンを含むアモルファスシリコ
ンによって構成した場合においても、良好な状態の粗面
化処理が可能であることが分かる。
【００７２】また、円筒状のストレージノード４に対し
て斜め回転注入により不純物リンを注入するため、スト
レージノード４の対向電極となる表面全面に良好な状態
に不純物注入を施すことができ、その不純物濃度のピー
クが表面から２００Å程度の位置に形成されるように調
整できる。従って、粗面化処理後もストレージノード４
の筒状部４ｂの強度を維持することができるという効果
があることは言うまでもない。
て斜め回転注入により不純物リンを注入するため、スト
レージノード４の対向電極となる表面全面に良好な状態
に不純物注入を施すことができ、その不純物濃度のピー
クが表面から２００Å程度の位置に形成されるように調
整できる。従って、粗面化処理後もストレージノード４
の筒状部４ｂの強度を維持することができるという効果
があることは言うまでもない。
【００７３】
【発明の効果】以下に、この発明の各請求項に対応する
効果について記載する。この発明の請求項１の半導体装
置によれば、ストレージノード内の粗面化する領域内に
不純物リン濃度のピーク位置を配し、ストレージノード
内の不純物リン濃度に変化をつけることで粗面化の際の
熱リン酸処理によるエッチングレートを調整でき、制御
性良く粗面化処理を施すことができる。従って十分なキ
ャパシタ容量を確保した、十分な強度のキャパシタを得
ることが可能である。
効果について記載する。この発明の請求項１の半導体装
置によれば、ストレージノード内の粗面化する領域内に
不純物リン濃度のピーク位置を配し、ストレージノード
内の不純物リン濃度に変化をつけることで粗面化の際の
熱リン酸処理によるエッチングレートを調整でき、制御
性良く粗面化処理を施すことができる。従って十分なキ
ャパシタ容量を確保した、十分な強度のキャパシタを得
ることが可能である。
【００７４】さらに、この発明の請求項２の半導体装置
によれば、筒状のストレージノードの表面を粗面化する
ことで、十分なキャパシタ容量を得ることができ、また
ストレージノードを構成する膜の中心部にまで粗面化が
及んでいないため、十分な強度のキャパシタを得ること
が可能となる。
によれば、筒状のストレージノードの表面を粗面化する
ことで、十分なキャパシタ容量を得ることができ、また
ストレージノードを構成する膜の中心部にまで粗面化が
及んでいないため、十分な強度のキャパシタを得ること
が可能となる。
【００７５】また、この発明の請求項３記載の半導体装
置によれば、ストレージノードの筒状部はポリシリコン
によってもアモルファスシリコンによっても構成するこ
とが可能であり、いずれの物質を用いた場合においても
十分なキャパシタ容量を確保した、十分な強度のキャパ
シタを得ることが可能である。
置によれば、ストレージノードの筒状部はポリシリコン
によってもアモルファスシリコンによっても構成するこ
とが可能であり、いずれの物質を用いた場合においても
十分なキャパシタ容量を確保した、十分な強度のキャパ
シタを得ることが可能である。
【００７６】さらに、この発明の請求項４の半導体装置
の製造方法によれば、筒状のストレージノードを形成し
た段階でリンを斜め回転注入することによってストレー
ジノード内のリンの分布に変化をつけることが可能であ
り、熱リン酸による粗面化処理を良好な状態に調整でき
る。従って十分なキャパシタ容量を確保した、十分な強
度のキャパシタを得ることが可能である。
の製造方法によれば、筒状のストレージノードを形成し
た段階でリンを斜め回転注入することによってストレー
ジノード内のリンの分布に変化をつけることが可能であ
り、熱リン酸による粗面化処理を良好な状態に調整でき
る。従って十分なキャパシタ容量を確保した、十分な強
度のキャパシタを得ることが可能である。
【００７７】さらに、この発明の請求項５の半導体装置
の製造方法によれば、不純物リンを注入する際の注入エ
ネルギーは１０〜５０ｋｅＶとすることで、リン濃度の
ピーク位置を熱リン酸による粗面化処理を良好な状態に
調整できる。従って十分なキャパシタ容量を確保した、
十分な強度のキャパシタを得ることが可能である。
の製造方法によれば、不純物リンを注入する際の注入エ
ネルギーは１０〜５０ｋｅＶとすることで、リン濃度の
ピーク位置を熱リン酸による粗面化処理を良好な状態に
調整できる。従って十分なキャパシタ容量を確保した、
十分な強度のキャパシタを得ることが可能である。
【００７８】さらに、この発明の請求項６の半導体装置
の製造方法によれば、不純物リンの注入量は２×１０14
atom／cm2以上１×１０16atom／cm2以下とすることによ
り、ストレージノードのバルクとの不純物濃度の差を１
Ｅ２０atom／cm3以上とすることができる。従って、熱
リン酸処理による粗面化の際に、粗面化しないストレー
ジノードの中心部と粗面化を及ぼす部分とのエッチング
レートを変化させ、制御性の良い粗面化を行うことが可
能となる。従って十分なキャパシタ容量を確保した、十
分な強度のキャパシタを得ることが可能である。
の製造方法によれば、不純物リンの注入量は２×１０14
atom／cm2以上１×１０16atom／cm2以下とすることによ
り、ストレージノードのバルクとの不純物濃度の差を１
Ｅ２０atom／cm3以上とすることができる。従って、熱
リン酸処理による粗面化の際に、粗面化しないストレー
ジノードの中心部と粗面化を及ぼす部分とのエッチング
レートを変化させ、制御性の良い粗面化を行うことが可
能となる。従って十分なキャパシタ容量を確保した、十
分な強度のキャパシタを得ることが可能である。
【００７９】また、この発明の請求項７の半導体装置の
製造方法によれば、粗面化する範囲を、ストレージノー
ドの表面から、上記筒状部の水平方向の膜厚の寸法の１
／２未満の深さの範囲とすることで、ストレージノード
の中心部を粗面化しないため、十分なキャパシタ容量を
確保した上で、十分な強度のキャパシタを得ることが可
能である。
製造方法によれば、粗面化する範囲を、ストレージノー
ドの表面から、上記筒状部の水平方向の膜厚の寸法の１
／２未満の深さの範囲とすることで、ストレージノード
の中心部を粗面化しないため、十分なキャパシタ容量を
確保した上で、十分な強度のキャパシタを得ることが可
能である。
【００８０】さらに、この発明の請求項８記載の半導体
装置の製造方法によれば、不純物リンを斜め回転注入す
ることでストレージノード内の上記不純物リン濃度に変
化をつけ、上記不純物リン濃度のピーク位置が、上記ス
トレージノードの粗面化を及ぼす範囲内に配置される状
態とすることにより、ストレージノードの中心部のエッ
チングレートを小さく抑制でき、十分なキャパシタ容量
を確保した上で、十分な強度のキャパシタを得ることが
可能である。
装置の製造方法によれば、不純物リンを斜め回転注入す
ることでストレージノード内の上記不純物リン濃度に変
化をつけ、上記不純物リン濃度のピーク位置が、上記ス
トレージノードの粗面化を及ぼす範囲内に配置される状
態とすることにより、ストレージノードの中心部のエッ
チングレートを小さく抑制でき、十分なキャパシタ容量
を確保した上で、十分な強度のキャパシタを得ることが
可能である。
【００８１】また、この発明の請求項９記載の半導体装
置の製造方法によれば、ストレージノードを構成する物
質はポリシリコンでもアモルファスシリコンでも良く、
いずれの物質を用いた場合においても、ストレージノー
ドの表面を粗面化して表面積の増大を図ることが可能で
あり、筒状を維持できる強度を兼ね備えた上で、十分な
キャパシタ容量を得ることができる。
置の製造方法によれば、ストレージノードを構成する物
質はポリシリコンでもアモルファスシリコンでも良く、
いずれの物質を用いた場合においても、ストレージノー
ドの表面を粗面化して表面積の増大を図ることが可能で
あり、筒状を維持できる強度を兼ね備えた上で、十分な
キャパシタ容量を得ることができる。
【図１】 この発明の実施の形態１の半導体装置を示す
ものである。
ものである。
【図２】 この発明の実施の形態１の製造フローを示す
ものである。
ものである。
【図３】 この発明の実施の形態１の製造フローを示す
ものである。
ものである。
【図４】 この発明の実施の形態１の製造フローを示す
ものである。
ものである。
【図５】 この発明の実施の形態１の製造フローを示す
ものである。
ものである。
【図６】 この発明の実施の形態１の製造フローを示す
ものである。
ものである。
【図７】 この発明の実施の形態１を説明するための図
である。
である。
【図８】 この発明の実施の形態１を説明するための図
である。
である。
【図９】 この発明の実施の形態１の製造フローを示す
ものである。
ものである。
【図１０】 この発明の実施の形態１を説明するための
図である。
図である。
【図１１】 この発明の実施の形態１を説明するための
図である。
図である。
【図１２】 この発明の実施の形態２の製造フローを示
すものである。
すものである。
【図１３】 この発明の実施の形態２を説明するための
図である。
図である。
【図１４】 この発明の実施の形態３を説明するための
図である。
図である。
【図１５】 この発明の実施の形態４の製造フローを示
すものである。
すものである。
【図１６】 この発明の実施の形態４の製造フローを示
すものである。
すものである。
【図１７】 従来の技術を示す図である。
１．半導体基板 １ａ．不純物領域 ２、８．層間絶縁膜 ３．コンタクト ３ａ．コンタクトホール ４．ストレージノード ４ａ．水平部 ４ｂ、４ｃ．筒状部 ５．誘電体膜 ６．セルプレート ７．キャパシタ ９．マスクパターン １０、１１．不純物注入方向 ４１ｂ．導電物質
Claims (9)
- 【請求項１】 半導体基板の一主面上に積層された層間
絶縁膜、上記層間絶縁膜の表面から半導体基板の表面ま
での深さに形成されたコンタクト、上記コンタクトに接
し、上記層間絶縁膜の表面に水平方向に広がって形成さ
れた導電物質からなる水平部、上記水平部の外周を取り
囲み、垂直方向に伸びた状態に形成される導電物質から
なる筒状部、上記水平部及び上記筒状部からなるストレ
ージノードの表面に積層された誘電体膜、上記誘電体膜
の表面に積層された導電物質からなるセルプレートを含
み、上記セルプレートと対向する側の上記ストレージノ
ードの表面から上記ストレージノードの膜内部にかけて
粗面化がなされ、上記粗面化がなされる範囲内に不純物
リン濃度のピークが位置することを特徴とする半導体装
置。 - 【請求項２】 ストレージノードに対して粗面化がなさ
れる範囲は、上記ストレージノードの表面から、上記筒
状部の水平方向の膜厚の寸法の１／２未満の深さの範囲
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ストレージノードに対して粗面化がなさ
れる範囲において、上記ストレージノードを構成するポ
リシリコン粒若しくはアモルファスシリコン粒の粒界に
凹部が形成され、粗面化されることを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 半導体基板の一主面上に層間絶縁膜を積
層する工程、上記層間絶縁膜内に上記半導体基板に当接
するコンタクトを形成する工程、上記層間絶縁膜上に上
記コンタクトに接するように導電物質からなる水平方向
に広がりを持った水平部をパターニングする工程、上記
水平部の外周に接し、上方に筒状に伸びた状態の導電物
質からなる筒状部を形成し上記水平部及び上記筒状部か
らなるストレージノードを得る工程、上記水平部及び上
記筒状部からなるストレージノードに対し、不純物リン
を斜め回転注入する工程、上記ストレージノードに対し
て熱リン酸処理を行い、粗面化する工程、上記ストレー
ジノードの表面に誘電体膜を積層する工程、上記誘電体
膜の表面にセルプレートとなる導電物質を積層する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 不純物リンを注入する際の注入エネルギ
ーは１０〜５０ｋｅＶとすることを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項６】 不純物リンの注入量は２×１０14atom／
cm2以上１×１０16atom／cm2以下とすることを特徴とす
る請求項４記載の半導体装置の製造方法。 - 【請求項７】 粗面化する範囲は、ストレージノードの
表面から、上記筒状部の水平方向の膜厚の寸法の１／２
未満の深さの範囲とすることを特徴とする請求項４記載
の半導体装置の製造方法。 - 【請求項８】 不純物リンを斜め回転注入することでス
トレージノード内の上記不純物リン濃度に変化をつけ、
上記不純物リン濃度のピーク位置が、上記ストレージノ
ードの粗面化を及ぼす範囲内に配置される状態とするこ
とを特徴とする請求項４〜７のいずれか一項記載の半導
体装置の製造方法。 - 【請求項９】 ストレージノードを構成する筒状部はポ
リシリコン若しくはアモルファスシリコンにより構成す
ることを特徴とする請求項４〜８のいずれか一項記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133632A JPH10326874A (ja) | 1997-05-23 | 1997-05-23 | 半導体装置及びその製造方法 |
| US08/976,619 US5962886A (en) | 1997-05-23 | 1997-11-24 | Semiconductor memory and method of manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133632A JPH10326874A (ja) | 1997-05-23 | 1997-05-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326874A true JPH10326874A (ja) | 1998-12-08 |
Family
ID=15109370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133632A Pending JPH10326874A (ja) | 1997-05-23 | 1997-05-23 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5962886A (ja) |
| JP (1) | JPH10326874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000053550A (ko) * | 1999-01-21 | 2000-08-25 | 가네꼬 히사시 | 내부 및 외부 불균일면을 갖는 하부전극으로 형성된캐패시터 및 그 제조방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143617A (en) * | 1998-02-23 | 2000-11-07 | Taiwan Semiconductor Manufacturing Company | Composite capacitor electrode for a DRAM cell |
| KR100304852B1 (ko) * | 1998-06-09 | 2001-11-22 | 윤종용 | 반도체소자의커패시터및그제조방법 |
| KR100357176B1 (ko) * | 1998-12-23 | 2003-02-19 | 주식회사 하이닉스반도체 | 커패시터의구조및제조방법 |
| TW408486B (en) * | 1999-03-10 | 2000-10-11 | Nanya Technology Corp | The manufacture method of crown shape capacitor with rough surface |
| US6091098A (en) * | 1999-04-23 | 2000-07-18 | Acer Semiconductor Manufacturing Inc. | Double-crown rugged polysilicon capacitor |
| JP2000340644A (ja) * | 1999-05-27 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100343291B1 (ko) * | 1999-11-05 | 2002-07-15 | 윤종용 | 반도체 장치의 커패시터 형성 방법 |
| KR100356135B1 (ko) | 1999-12-08 | 2002-10-19 | 동부전자 주식회사 | 반도체 장치의 제조방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623243A (en) * | 1990-03-20 | 1997-04-22 | Nec Corporation | Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain |
| KR960002097B1 (ko) * | 1992-02-28 | 1996-02-10 | 삼성전자주식회사 | 반도체장치의 커패시터 제조방법 |
| JP2819970B2 (ja) * | 1992-10-28 | 1998-11-05 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5266514A (en) * | 1992-12-21 | 1993-11-30 | Industrial Technology Research Institute | Method for producing a roughened surface capacitor |
| US5401681A (en) * | 1993-02-12 | 1995-03-28 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| JP2605594B2 (ja) * | 1993-09-03 | 1997-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5418180A (en) * | 1994-06-14 | 1995-05-23 | Micron Semiconductor, Inc. | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
| JP2803589B2 (ja) * | 1995-01-13 | 1998-09-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5801413A (en) * | 1995-12-19 | 1998-09-01 | Micron Technology, Inc. | Container-shaped bottom electrode for integrated circuit capacitor with partially rugged surface |
-
1997
- 1997-05-23 JP JP9133632A patent/JPH10326874A/ja active Pending
- 1997-11-24 US US08/976,619 patent/US5962886A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000053550A (ko) * | 1999-01-21 | 2000-08-25 | 가네꼬 히사시 | 내부 및 외부 불균일면을 갖는 하부전극으로 형성된캐패시터 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5962886A (en) | 1999-10-05 |
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