JP2672936B2 - 半導体メモリセルの製造方法並に半導体メモリセルのキャパシタ製造方法 - Google Patents
半導体メモリセルの製造方法並に半導体メモリセルのキャパシタ製造方法Info
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリセルの製造
方法並に半導体メモリセルのキャパシタ製造方法に関
し、特にキャパシタの表面積を増加させることによりメ
モリの集積度の増加を可能とした半導体メモリセルの製
造方法並に半導体メモリセルのキャパシタ製造方法に関
する。
方法並に半導体メモリセルのキャパシタ製造方法に関
し、特にキャパシタの表面積を増加させることによりメ
モリの集積度の増加を可能とした半導体メモリセルの製
造方法並に半導体メモリセルのキャパシタ製造方法に関
する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化および大容
量化に関する要求は益々増大する傾向にあるが、この傾
向に応えるためには、装置に占めるメモリセルの面積を
減らすと同時に記憶容量を増加する技術を向上すること
が不可欠である。
量化に関する要求は益々増大する傾向にあるが、この傾
向に応えるためには、装置に占めるメモリセルの面積を
減らすと同時に記憶容量を増加する技術を向上すること
が不可欠である。
【０００３】一般に、半導体装置のＤＲＡＭメモリセル
は、ＭＯＳトランジスタと、これに接続された電荷蓄積
用キャパシタとから構成されている。最近のメモリセル
面積の縮小化とキャパシタ容量の増大化に対応して、各
種のキャパシタ構造が提案されている。これらの代表的
なものとしては、積層型キャパシタとトレンチ型キャパ
シタとがある。このうち、後者においては、基板に穴を
形成し、穴表面をキャパシタ面積として用いている。
は、ＭＯＳトランジスタと、これに接続された電荷蓄積
用キャパシタとから構成されている。最近のメモリセル
面積の縮小化とキャパシタ容量の増大化に対応して、各
種のキャパシタ構造が提案されている。これらの代表的
なものとしては、積層型キャパシタとトレンチ型キャパ
シタとがある。このうち、後者においては、基板に穴を
形成し、穴表面をキャパシタ面積として用いている。
【０００４】従来のトレンチ型キャパシタの製造方法
は、韓国公告番号第９１−７７８１号（１９９１年１０
月２日付け公告）に記載されている。以下に、図３〜４
を参照してこれを説明する。
は、韓国公告番号第９１−７７８１号（１９９１年１０
月２日付け公告）に記載されている。以下に、図３〜４
を参照してこれを説明する。
【０００５】図３（Ａ）に示すように、半導体基板１６
上に穴１を形成した後、酸化シリコン膜２を蒸着する。
次に、穴底部の酸化シリコン膜をエッチングして除去し
て穴底を設ける。次に、酸化シリコン膜２の表面と穴底
とに多結晶シリコン３を蒸着する。次に、イオン注入ま
たはＰＯＣ１3を用いて多結晶シリコンを半導体基板１
６と同一型にドーピング（１０20〜１０21／cｍ3）す
る。
上に穴１を形成した後、酸化シリコン膜２を蒸着する。
次に、穴底部の酸化シリコン膜をエッチングして除去し
て穴底を設ける。次に、酸化シリコン膜２の表面と穴底
とに多結晶シリコン３を蒸着する。次に、イオン注入ま
たはＰＯＣ１3を用いて多結晶シリコンを半導体基板１
６と同一型にドーピング（１０20〜１０21／cｍ3）す
る。
【０００６】次に、図３（Ｂ）に示すように、ドーピン
グされた多結晶シリコン３上にストレージキャパシタの
誘電膜として用いる薄い酸化シリコン膜４を形成し、そ
の上に多結晶シリコン５を蒸着する。
グされた多結晶シリコン３上にストレージキャパシタの
誘電膜として用いる薄い酸化シリコン膜４を形成し、そ
の上に多結晶シリコン５を蒸着する。
【０００７】次に、図３（Ｃ）に示すように、エッチン
グを施して多結晶シリコン５および薄い酸化シリコン膜
４を一定深さまで除去する。
グを施して多結晶シリコン５および薄い酸化シリコン膜
４を一定深さまで除去する。
【０００８】次に、図３（Ｄ）に示すように、多結晶シ
リコン３と多結晶シリコン５とを互いに絶縁するため
に、多結晶シリコン３をエッチングした後、酸化シリコ
ン膜６を形成しその上に厚い酸化シリコン膜７を蒸着す
る。
リコン３と多結晶シリコン５とを互いに絶縁するため
に、多結晶シリコン３をエッチングした後、酸化シリコ
ン膜６を形成しその上に厚い酸化シリコン膜７を蒸着す
る。
【０００９】次に、図４（Ｅ）に示すように、厚い酸化
シリコン膜７と酸化シリコン膜６とに非等方性エッチン
グを施して、多結晶シリコン３の上部にある酸化シリコ
ン膜６と７とを残し、穴内部の多結晶シリコン５の上に
ある酸化シリコン膜６と７とを除去し、酸化シリコン膜
７と多結晶シリコン５との上に多結晶シリコン５と同一
の導電型の多結晶シリコン５′を蒸着する。
シリコン膜７と酸化シリコン膜６とに非等方性エッチン
グを施して、多結晶シリコン３の上部にある酸化シリコ
ン膜６と７とを残し、穴内部の多結晶シリコン５の上に
ある酸化シリコン膜６と７とを除去し、酸化シリコン膜
７と多結晶シリコン５との上に多結晶シリコン５と同一
の導電型の多結晶シリコン５′を蒸着する。
【００１０】次に、図４（Ｆ）に示すように、ウエハの
表面を平坦化した後、素子間分離のための酸化シリコン
膜８を形成し、その上にマスクとして用いる酸化シリコ
ン膜９を形成し、ドーピング（１０20〜１０21／cｍ3）
した多結晶シリコン３を高温（８００〜１１００℃）で
熱処理してプレートノード１０と半導体基板１６とをオ
ーム接触させる。
表面を平坦化した後、素子間分離のための酸化シリコン
膜８を形成し、その上にマスクとして用いる酸化シリコ
ン膜９を形成し、ドーピング（１０20〜１０21／cｍ3）
した多結晶シリコン３を高温（８００〜１１００℃）で
熱処理してプレートノード１０と半導体基板１６とをオ
ーム接触させる。
【００１１】次に、図４（Ｇ）に示すように、酸化シリ
コン膜９を除去し、トランジスタとキャパシタとを接続
するための多結晶シリコン１１を形成する。次に、ＰＯ
Ｃ１3を用いるかあるいは高濃度イオン注入によって多
結晶シリコン１１をドーピングする。
コン膜９を除去し、トランジスタとキャパシタとを接続
するための多結晶シリコン１１を形成する。次に、ＰＯ
Ｃ１3を用いるかあるいは高濃度イオン注入によって多
結晶シリコン１１をドーピングする。
【００１２】次に、図４（Ｈ）に示すように、ゲート電
極１４を形成した後、高濃度（１０13〜１０16／cｍ3）
イオン注入してトランジスタのソース領域１２とドレイ
ン領域１３とを形成する。次に、ビット線として多結晶
シリコン１５を形成してＤＲＡＭセルを製造する。
極１４を形成した後、高濃度（１０13〜１０16／cｍ3）
イオン注入してトランジスタのソース領域１２とドレイ
ン領域１３とを形成する。次に、ビット線として多結晶
シリコン１５を形成してＤＲＡＭセルを製造する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来技術により製造されたＤＲＡＭセルにおいては、半導
体基板上にトレンチ型キャパシタのみを形成するか、あ
るいは積層型キャパシタのみを形成するので、キャパシ
タ容量の増加や集積度の増加に限界があるという問題が
ある。更に、セルのサイズが小さいほど段差が著しくな
るという問題がある。
来技術により製造されたＤＲＡＭセルにおいては、半導
体基板上にトレンチ型キャパシタのみを形成するか、あ
るいは積層型キャパシタのみを形成するので、キャパシ
タ容量の増加や集積度の増加に限界があるという問題が
ある。更に、セルのサイズが小さいほど段差が著しくな
るという問題がある。
【００１４】本発明の目的は、上記問題点を解決して、
狭い領域に大容量のキャパシタを形成した高集積度の半
導体メモリセルの製造方法並に半導体メモリセルのキャ
パシタ製造方法を提供することにある。
狭い領域に大容量のキャパシタを形成した高集積度の半
導体メモリセルの製造方法並に半導体メモリセルのキャ
パシタ製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリセルの製造方法は、 （１）半導体基板内に穴を形成し、上記穴内に不純物を
含有する第１物質膜を充填した後、熱処理を施して上記
第１物質膜に含まれる上記不純物を上記穴の側面に拡散
させ、上記第１物質膜が充填された上記穴と接する上記
半導体基板内に不純物拡散領域を形成した後、上記第１
物質膜を全て除去する工程と、 （２）上記半導体基板の全面に第１絶縁膜および第２絶
縁膜を一定厚さで蒸着し、上記第２絶縁膜及び上記第１
絶縁膜に異方性乾式エッチングを施して上記穴内に側壁
を形成する工程と、 （３）第１導電膜を一定厚さで蒸着およびエッチングバ
ックして上記穴内部に上記第１導電膜の柱を形成した
後、上記側壁を等方性エッチングで除去してプレート電
極を形成する工程と、 （４）上記プレート電極の表面にキャパシタ誘電膜を形
成した後、第２導電膜を蒸着してキャパシタのノード電
極を形成する工程と、 （５）上記キャパシタの上記ノード電極をそのビット線
へ接続するトランジスタを形成する工程と、を含んでな
ることを特徴とする。
に、本発明の半導体メモリセルの製造方法は、 （１）半導体基板内に穴を形成し、上記穴内に不純物を
含有する第１物質膜を充填した後、熱処理を施して上記
第１物質膜に含まれる上記不純物を上記穴の側面に拡散
させ、上記第１物質膜が充填された上記穴と接する上記
半導体基板内に不純物拡散領域を形成した後、上記第１
物質膜を全て除去する工程と、 （２）上記半導体基板の全面に第１絶縁膜および第２絶
縁膜を一定厚さで蒸着し、上記第２絶縁膜及び上記第１
絶縁膜に異方性乾式エッチングを施して上記穴内に側壁
を形成する工程と、 （３）第１導電膜を一定厚さで蒸着およびエッチングバ
ックして上記穴内部に上記第１導電膜の柱を形成した
後、上記側壁を等方性エッチングで除去してプレート電
極を形成する工程と、 （４）上記プレート電極の表面にキャパシタ誘電膜を形
成した後、第２導電膜を蒸着してキャパシタのノード電
極を形成する工程と、 （５）上記キャパシタの上記ノード電極をそのビット線
へ接続するトランジスタを形成する工程と、を含んでな
ることを特徴とする。
【００１６】この場合、上記（５）の工程の上記トラン
ジスタを形成する工程は、上記キャパシタの上記ノード
電極上に第３絶縁膜および第４絶縁膜を蒸着し、これら
をエッチングして素子隔離領域を定め、酸化工程を施し
てフィールド酸化シリコン膜を形成した後、上記第４絶
縁膜及び上記第３絶縁膜を除去して活性領域を定め、上
記第２導電膜と上記キャパシタ誘電膜とをエッチングバ
ックして上記活性領域の基板表面を露出させた後、その
上に第３導電膜を蒸着し、上記ノード電極をソース領域
へ接続する部分のみ残るよう上記第３導電膜を限定エッ
チングし、ゲート電極とソース領域とドレイン領域とを
形成し、上記ソース領域をストレージキャパシタの上記
ノード電極と接続する工程、を含んでなることを特徴と
する。
ジスタを形成する工程は、上記キャパシタの上記ノード
電極上に第３絶縁膜および第４絶縁膜を蒸着し、これら
をエッチングして素子隔離領域を定め、酸化工程を施し
てフィールド酸化シリコン膜を形成した後、上記第４絶
縁膜及び上記第３絶縁膜を除去して活性領域を定め、上
記第２導電膜と上記キャパシタ誘電膜とをエッチングバ
ックして上記活性領域の基板表面を露出させた後、その
上に第３導電膜を蒸着し、上記ノード電極をソース領域
へ接続する部分のみ残るよう上記第３導電膜を限定エッ
チングし、ゲート電極とソース領域とドレイン領域とを
形成し、上記ソース領域をストレージキャパシタの上記
ノード電極と接続する工程、を含んでなることを特徴と
する。
【００１７】またこの場合、上記（３）の工程は、上記
第１導電膜を一定厚さで蒸着した後、上記第１導電膜と
のエッチング選択性の相違が大である物質からなる第２
物質膜を蒸着し、エッチングバックして上記第１導電膜
の谷部分に上記第２物質膜からなるマスクを形成した
後、上記第１導電膜をエッチングバックして上記穴内部
に上記第１導電膜からなるカップ状のプレート電極を形
成することを特徴とする。
第１導電膜を一定厚さで蒸着した後、上記第１導電膜と
のエッチング選択性の相違が大である物質からなる第２
物質膜を蒸着し、エッチングバックして上記第１導電膜
の谷部分に上記第２物質膜からなるマスクを形成した
後、上記第１導電膜をエッチングバックして上記穴内部
に上記第１導電膜からなるカップ状のプレート電極を形
成することを特徴とする。
【００１８】またこの場合、上記（１）の工程の不純物
を含む上記第１物質膜はホウ珪酸ガラスであり、ＳiＨ4
＋Ｏ2＋ＢＨ3ガス雰囲気において、３５０〜７００℃の
温度で蒸着することを特徴とする。
を含む上記第１物質膜はホウ珪酸ガラスであり、ＳiＨ4
＋Ｏ2＋ＢＨ3ガス雰囲気において、３５０〜７００℃の
温度で蒸着することを特徴とする。
【００１９】またこの場合、上記（２）の工程の上記第
１絶縁膜は熱酸化シリコン膜であることを特徴とする。
１絶縁膜は熱酸化シリコン膜であることを特徴とする。
【００２０】またこの場合、上記第２物質膜はホトレジ
スト膜あるいは酸化シリコン膜で形成することを特徴と
する。
スト膜あるいは酸化シリコン膜で形成することを特徴と
する。
【００２１】またこの場合、上記（４）の工程の上記第
２導電膜は高融点導電体であることを特徴とする。
２導電膜は高融点導電体であることを特徴とする。
【００２２】またこの場合、上記高融点導電体は多結晶
シリコンであることを特徴とする。
シリコンであることを特徴とする。
【００２３】また上記目的を達成するために、本発明の
半導体メモリセルのキャパシタ製造方法は、 （１）半導体基板内に穴を形成し、上記穴内に不純物を
含有する第１物質膜を充填した後、熱処理を施して上記
第１物質膜に含まれる上記不純物を上記穴の側面に拡散
させ、上記第１物質膜が充填された上記穴と接する上記
半導体基板内に不純物拡散領域を形成した後、上記第１
物質膜を全て除去する工程と、 （２）上記半導体基板の全面に第１絶縁膜および第２絶
縁膜を一定厚さで蒸着し、上記第２絶縁膜及び上記第１
絶縁膜に異方性乾式エッチングを施して上記穴内に側壁
を形成する工程と、 （３）第１導電膜を一定厚さで蒸着およびエッチングバ
ックして上記穴内部に上記第１導電膜の柱を形成した
後、上記側壁を等方性エッチングで除去してプレート電
極を形成する工程と、 （４）上記プレート電極の表面にキャパシタ誘電膜を形
成した後、第２導電膜を蒸着してキャパシタのノード電
極を形成する工程と、を含んでなることを特徴とする。
半導体メモリセルのキャパシタ製造方法は、 （１）半導体基板内に穴を形成し、上記穴内に不純物を
含有する第１物質膜を充填した後、熱処理を施して上記
第１物質膜に含まれる上記不純物を上記穴の側面に拡散
させ、上記第１物質膜が充填された上記穴と接する上記
半導体基板内に不純物拡散領域を形成した後、上記第１
物質膜を全て除去する工程と、 （２）上記半導体基板の全面に第１絶縁膜および第２絶
縁膜を一定厚さで蒸着し、上記第２絶縁膜及び上記第１
絶縁膜に異方性乾式エッチングを施して上記穴内に側壁
を形成する工程と、 （３）第１導電膜を一定厚さで蒸着およびエッチングバ
ックして上記穴内部に上記第１導電膜の柱を形成した
後、上記側壁を等方性エッチングで除去してプレート電
極を形成する工程と、 （４）上記プレート電極の表面にキャパシタ誘電膜を形
成した後、第２導電膜を蒸着してキャパシタのノード電
極を形成する工程と、を含んでなることを特徴とする。
【００２４】
【作用】穴の内部に多結晶シリコンからなる円筒柱形状
のプレート電極が形成され、該円筒柱の表面および穴の
側面をキャパシタの表面積として用いることが可能とな
るので、キャパシタの容量を増大することができ、集積
度を高めることが可能となる。
のプレート電極が形成され、該円筒柱の表面および穴の
側面をキャパシタの表面積として用いることが可能とな
るので、キャパシタの容量を増大することができ、集積
度を高めることが可能となる。
【００２５】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。
詳細に説明する。
【００２６】図１及び図２は、本発明の半導体メモリセ
ルの製造工程断面図である。
ルの製造工程断面図である。
【００２７】まず、図１（Ａ）に示すように、半導体基
板２１に深さ０.５〜５μｍまでエッチングを施して穴
を形成する。次に、不純物が含まれた第１物質膜２２の
栓を穴内に形成する。すなわち、ＢＳＧ(Boro-Silicate
Glass、ホウ珪酸ガラス)を用いて、ＳiＨ4＋Ｏ2＋ＢＨ
3ガス雰囲気において、３５０〜７００℃の温度で第１
物質膜２２を蒸着した後、ＢＳＧが穴内部にのみ残るよ
うに、第１物質膜２２を一定深さまでエッチングバック
する。
板２１に深さ０.５〜５μｍまでエッチングを施して穴
を形成する。次に、不純物が含まれた第１物質膜２２の
栓を穴内に形成する。すなわち、ＢＳＧ(Boro-Silicate
Glass、ホウ珪酸ガラス)を用いて、ＳiＨ4＋Ｏ2＋ＢＨ
3ガス雰囲気において、３５０〜７００℃の温度で第１
物質膜２２を蒸着した後、ＢＳＧが穴内部にのみ残るよ
うに、第１物質膜２２を一定深さまでエッチングバック
する。
【００２８】次に、図１（Ｂ）に示すように、Ｎ2ガス
雰囲気において、６００〜９００℃の温度条件で熱処理
して、第１物質膜２２に含まれた不純物を側面に拡散さ
せ、穴及び第１物質膜２２を囲む半導体基板２１の部分
に不純物拡散領域２３を形成する。
雰囲気において、６００〜９００℃の温度条件で熱処理
して、第１物質膜２２に含まれた不純物を側面に拡散さ
せ、穴及び第１物質膜２２を囲む半導体基板２１の部分
に不純物拡散領域２３を形成する。
【００２９】不純物拡散領域２３を形成した後、全ての
第１物質膜２２を除去し、洗浄工程を実施する。
第１物質膜２２を除去し、洗浄工程を実施する。
【００３０】その後、Ｈ2＋Ｏ2またはＨ2ＯまたはＯ2雰
囲気において、８５０〜１０００℃の温度範囲で、３０
分〜２時間の間熱酸化工程を行い、薄い第１絶縁膜２４
を５０〜２００Åの厚さに形成する。次に、ＳiＨ4＋Ｏ
2雰囲気において、３５０〜７００℃の温度条件で、Ｃ
ＶＤ法によって、第２絶縁膜２５を１０００〜３０００
Åの厚さに蒸着する。
囲気において、８５０〜１０００℃の温度範囲で、３０
分〜２時間の間熱酸化工程を行い、薄い第１絶縁膜２４
を５０〜２００Åの厚さに形成する。次に、ＳiＨ4＋Ｏ
2雰囲気において、３５０〜７００℃の温度条件で、Ｃ
ＶＤ法によって、第２絶縁膜２５を１０００〜３０００
Åの厚さに蒸着する。
【００３１】次に、第２絶縁膜２５と第１絶縁膜２４と
にエッチングバック、すなわち異方性乾式エッチングを
施して、穴内に側壁を形成する。
にエッチングバック、すなわち異方性乾式エッチングを
施して、穴内に側壁を形成する。
【００３２】穴内に絶縁膜の上記側壁を形成した後、Ｓ
iＨ4＋ＰＨ3雰囲気において、５２０〜６２０℃の温度
範囲で、１０００〜２０００Åの厚さに高融点導電体で
ある多結晶シリコンを蒸着してキャパシタのプレート電
極用の第１導電膜２６を形成する。
iＨ4＋ＰＨ3雰囲気において、５２０〜６２０℃の温度
範囲で、１０００〜２０００Åの厚さに高融点導電体で
ある多結晶シリコンを蒸着してキャパシタのプレート電
極用の第１導電膜２６を形成する。
【００３３】第１導電膜２６を一定高さにエッチングす
るために、マスクとして用いるホトレジストあるいは絶
縁体である第２物質膜を蒸着した後、第２物質膜が穴内
の第１導電膜の内側にのみ残るようにエッチングバック
して、第１導電膜をエッチングから保護するための第２
物質膜のマスク２７を形成する。
るために、マスクとして用いるホトレジストあるいは絶
縁体である第２物質膜を蒸着した後、第２物質膜が穴内
の第１導電膜の内側にのみ残るようにエッチングバック
して、第１導電膜をエッチングから保護するための第２
物質膜のマスク２７を形成する。
【００３４】次に、図１（Ｃ）に示すように、マスク２
７の高さまでプレート用の第１導電膜２６をエッチング
バックして、プレート電極２６′を形成する。
７の高さまでプレート用の第１導電膜２６をエッチング
バックして、プレート電極２６′を形成する。
【００３５】このとき、エッチングする深さは側壁（第
２絶縁膜２５）の上端が露出する程度とし、形成された
プレート電極２６′の形状は円筒状、柱状あるいはカッ
プ状になる。
２絶縁膜２５）の上端が露出する程度とし、形成された
プレート電極２６′の形状は円筒状、柱状あるいはカッ
プ状になる。
【００３６】そこで、第２絶縁膜２５および第１絶縁膜
２４を、ＨＦ：Ｈ2Ｏ＝１：９９程度の濃度のＨＦ溶液
を用いた等方性湿式エッチングによって除去し、それに
よって、プレート電極２６′を露出させる。このとき、
露出したプレート電極２６′は円筒状で表面積が大きい
ので、キャパシタの容量が増加する。
２４を、ＨＦ：Ｈ2Ｏ＝１：９９程度の濃度のＨＦ溶液
を用いた等方性湿式エッチングによって除去し、それに
よって、プレート電極２６′を露出させる。このとき、
露出したプレート電極２６′は円筒状で表面積が大きい
ので、キャパシタの容量が増加する。
【００３７】次に、露出したプレート電極２６′上に、
Ｎ−Ｏ(Nitride-Oxide)、Ｏ−Ｎ−Ｏなどの誘電膜２８
を蒸着する。
Ｎ−Ｏ(Nitride-Oxide)、Ｏ−Ｎ−Ｏなどの誘電膜２８
を蒸着する。
【００３８】次に、図１（Ｄ）に示すように、キャパシ
タのノード電極を形成するための高融点導電体からなる
第２導電膜２９を蒸着し、その上に薄膜形状の酸化シリ
コン膜からなる第３絶縁膜３０を厚さ１００〜３００Å
に成長させる。更にその上に、第４絶縁膜３１として、
窒化膜を、ＮＨ3＋ＳiＨ4の化学反応ガスを用い、低圧
化学気相蒸着（ＬＰＣＶＤ）で、７００〜８００℃の温
度条件で、１０００〜２０００Å厚さに蒸着する。その
後、第４絶縁膜３１および第３絶縁膜３０を素子隔離領
域に相当するパターンに整形する。
タのノード電極を形成するための高融点導電体からなる
第２導電膜２９を蒸着し、その上に薄膜形状の酸化シリ
コン膜からなる第３絶縁膜３０を厚さ１００〜３００Å
に成長させる。更にその上に、第４絶縁膜３１として、
窒化膜を、ＮＨ3＋ＳiＨ4の化学反応ガスを用い、低圧
化学気相蒸着（ＬＰＣＶＤ）で、７００〜８００℃の温
度条件で、１０００〜２０００Å厚さに蒸着する。その
後、第４絶縁膜３１および第３絶縁膜３０を素子隔離領
域に相当するパターンに整形する。
【００３９】次に、図２（Ｅ）に示すように、Ｈ2＋Ｏ2
またはＨ2ＯまたはＯ2ガス雰囲気において、８５０〜１
１００℃の温度で加熱してＬＯＣＯＳ局部酸化（LOCOS
Isolation Oxidation）を行い、４０００〜５０００Å
の厚さのフィールド酸化シリコン膜３２を形成する。
またはＨ2ＯまたはＯ2ガス雰囲気において、８５０〜１
１００℃の温度で加熱してＬＯＣＯＳ局部酸化（LOCOS
Isolation Oxidation）を行い、４０００〜５０００Å
の厚さのフィールド酸化シリコン膜３２を形成する。
【００４０】フィールド酸化シリコン膜３２を形成した
後、第４絶縁膜３１及び第３絶縁膜３０を順に除去す
る。次に、半導体基板２１上に形成されている第２導電
膜２９とキャパシタ誘電膜２８とをエッチングバックし
て、穴の内部にキャパシタのノード電極２９′を形成
し、穴領域以外にある半導体基板２１の表面を露出させ
る。次いで、高融点導電体である多結晶シリコンを蒸着
して、ノード電極を形成するための第３導電膜を形成
し、後に形成されるソース領域と接続する部分のみを残
すように限定エッチングしてノード電極３３を形成す
る。
後、第４絶縁膜３１及び第３絶縁膜３０を順に除去す
る。次に、半導体基板２１上に形成されている第２導電
膜２９とキャパシタ誘電膜２８とをエッチングバックし
て、穴の内部にキャパシタのノード電極２９′を形成
し、穴領域以外にある半導体基板２１の表面を露出させ
る。次いで、高融点導電体である多結晶シリコンを蒸着
して、ノード電極を形成するための第３導電膜を形成
し、後に形成されるソース領域と接続する部分のみを残
すように限定エッチングしてノード電極３３を形成す
る。
【００４１】次に、薄いゲート酸化シリコン膜３４を１
００〜２５０Åの厚さに成長させた後、その上にゲート
多結晶シリコン（Gate Poly Silicon）３５を、ＳiＨ4
＋ＰＨ3雰囲気で、５２０〜６２０℃の温度範囲で、３
０００〜５０００Åの厚さに蒸着し、その上に絶縁膜３
８を蒸着した後、ホトレジストマスク３６を塗布してゲ
ート領域を定める。
００〜２５０Åの厚さに成長させた後、その上にゲート
多結晶シリコン（Gate Poly Silicon）３５を、ＳiＨ4
＋ＰＨ3雰囲気で、５２０〜６２０℃の温度範囲で、３
０００〜５０００Åの厚さに蒸着し、その上に絶縁膜３
８を蒸着した後、ホトレジストマスク３６を塗布してゲ
ート領域を定める。
【００４２】次に、図２（Ｆ）に示すように、絶縁膜３
８、ゲート多結晶シリコン３５およびゲート酸化シリコ
ン膜３４を順にエッチングしてゲート電極を形成する。
次に、ゲート電極の側面にゲート側壁３７を形成した
後、ソース／ドレイン領域３９Ｓ及び３９Ｄを形成す
る。ソース領域３９Ｓはノード電極３３と接続される。
次に、絶縁膜を蒸着して表面保護膜４０を形成した後、
限定エッチングして、表面保護膜４０のビット線部分に
コンタクト穴を形成し、導電膜を蒸着してビット線４１
を形成することによりトランジスタのドレイン領域３９
Ｄと接続する。
８、ゲート多結晶シリコン３５およびゲート酸化シリコ
ン膜３４を順にエッチングしてゲート電極を形成する。
次に、ゲート電極の側面にゲート側壁３７を形成した
後、ソース／ドレイン領域３９Ｓ及び３９Ｄを形成す
る。ソース領域３９Ｓはノード電極３３と接続される。
次に、絶縁膜を蒸着して表面保護膜４０を形成した後、
限定エッチングして、表面保護膜４０のビット線部分に
コンタクト穴を形成し、導電膜を蒸着してビット線４１
を形成することによりトランジスタのドレイン領域３９
Ｄと接続する。
【００４３】
【発明の効果】上記本願発明によれば、穴の内部に多結
晶シリコンからなる円筒柱形状のプレート電極が形成さ
れ、該円筒柱の表面および穴の側面をキャパシタの表面
積として用いることが可能となるので、キャパシタの容
量を増大することができ、また集積度を高めることが可
能となるという効果がある。特に、本発明は、１６メガ
・ビットあるいは６４メガ・ビットＤＲＡＭなどの高集
積度半導体に適合した容量の確保が可能となるという効
果がある。
晶シリコンからなる円筒柱形状のプレート電極が形成さ
れ、該円筒柱の表面および穴の側面をキャパシタの表面
積として用いることが可能となるので、キャパシタの容
量を増大することができ、また集積度を高めることが可
能となるという効果がある。特に、本発明は、１６メガ
・ビットあるいは６４メガ・ビットＤＲＡＭなどの高集
積度半導体に適合した容量の確保が可能となるという効
果がある。
【図１】本発明による半導体メモリセルの製造工程断面
図である。
図である。
【図２】本発明による半導体メモリセルの製造工程断面
図である。
図である。
【図３】従来技術による半導体メモリセルの製造工程断
面図である。
面図である。
【図４】従来技術による半導体メモリセルの製造工程断
面図である。
面図である。
１…穴、２、４、６、７、８、９…酸化シリコン膜、
３、５、５′、１１、１５…多結晶シリコン、１０…プ
レートノード、１２…ソース領域、１３…ドレイン領
域、１４…ゲート電極、１６…半導体基板、２１…半導
体基板、２２…第１物質膜、２３…不純物拡散領域、２
４…第１絶縁膜、２５…第２絶縁膜、２６…第１導電
膜、２６′…プレート電極、２７…マスク、２８…誘電
膜、２９…第２導電膜、２９′、３３…ノード電極、３
０…第３絶縁膜、３１…第４絶縁膜、３２…フィールド
酸化シリコン膜、３４…ゲート酸化シリコン膜、３５…
ゲート多結晶シリコン、３６…ホトレジストマスク、３
７…ゲート側壁、３８…絶縁膜、３９Ｓ…ソース領域、
３９Ｄ…ドレイン領域、４０…表面保護膜、４１…ビッ
ト線
３、５、５′、１１、１５…多結晶シリコン、１０…プ
レートノード、１２…ソース領域、１３…ドレイン領
域、１４…ゲート電極、１６…半導体基板、２１…半導
体基板、２２…第１物質膜、２３…不純物拡散領域、２
４…第１絶縁膜、２５…第２絶縁膜、２６…第１導電
膜、２６′…プレート電極、２７…マスク、２８…誘電
膜、２９…第２導電膜、２９′、３３…ノード電極、３
０…第３絶縁膜、３１…第４絶縁膜、３２…フィールド
酸化シリコン膜、３４…ゲート酸化シリコン膜、３５…
ゲート多結晶シリコン、３６…ホトレジストマスク、３
７…ゲート側壁、３８…絶縁膜、３９Ｓ…ソース領域、
３９Ｄ…ドレイン領域、４０…表面保護膜、４１…ビッ
ト線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−58663（ＪＰ，Ａ) 特開 平１−179443（ＪＰ，Ａ) 特開 昭62−142346（ＪＰ，Ａ) 特開 平１−189949（ＪＰ，Ａ) 特開 平２−153560（ＪＰ，Ａ)
Claims (9)
- 【請求項１】（１）半導体基板内に穴を形成し、上記穴
内に不純物を含有する第１物質膜を充填した後、熱処理
を施して上記第１物質膜に含まれる上記不純物を上記穴
の側面に拡散させ、上記第１物質膜が充填された上記穴
と接する上記半導体基板内に不純物拡散領域を形成した
後、上記第１物質膜を全て除去する工程と、 （２）上記半導体基板の全面に第１絶縁膜および第２絶
縁膜を一定厚さで蒸着し、上記第２絶縁膜及び上記第１
絶縁膜に異方性乾式エッチングを施して上記穴内に側壁
を形成する工程と、 （３）第１導電膜を一定厚さで蒸着およびエッチングバ
ックして上記穴内部に上記第１導電膜の柱を形成した
後、上記側壁を等方性エッチングで除去してプレート電
極を形成する工程と、 （４）上記プレート電極の表面にキャパシタ誘電膜を形
成した後、第２導電膜を蒸着してキャパシタのノード電
極を形成する工程と、 （５）上記キャパシタの上記ノード電極をそのビット線
へ接続するトランジスタを形成する工程と、 を含んでなる半導体メモリセルの製造方法。 - 【請求項２】請求項１に記載の半導体メモリセルの製造
方法において、上記（５）の工程の上記トランジスタを
形成する工程は、 上記キャパシタの上記ノード電極上に第３絶縁膜および
第４絶縁膜を蒸着し、これらをエッチングして素子隔離
領域を定め、酸化工程を施してフィールド酸化シリコン
膜を形成した後、上記第４絶縁膜及び上記第３絶縁膜を
除去して活性領域を定め、 上記第２導電膜と上記キャパシタ誘電膜とをエッチング
バックして上記活性領域の基板表面を露出させた後、そ
の上に第３導電膜を蒸着し、上記ノード電極をソース領
域へ接続する部分のみ残るよう上記第３導電膜を限定エ
ッチングし、 ゲート電極とソース領域とドレイン領域とを形成し、上
記ソース領域をストレージキャパシタの上記ノード電極
と接続する工程、 を含むことを特徴とする請求項１に記載の半導体メモリ
セルの製造方法。 - 【請求項３】請求項１に記載の半導体メモリセルの製造
方法において、上記（３）の工程は、上記第１導電膜を
一定厚さで蒸着した後、上記第１導電膜とのエッチング
選択性の相違が大である物質からなる第２物質膜を蒸着
し、エッチングバックして上記第１導電膜の谷部分に上
記第２物質膜からなるマスクを形成した後、上記第１導
電膜をエッチングバックして上記穴内部に上記第１導電
膜からなるカップ状のプレート電極を形成することを特
徴とする請求項１に記載の半導体メモリセルの製造方
法。 - 【請求項４】請求項１に記載の半導体メモリセルの製造
方法において、上記（１）の工程の不純物を含む上記第
１物質膜はホウ珪酸ガラスであり、ＳiＨ4＋Ｏ2＋ＢＨ3
ガス雰囲気において、３５０〜７００℃の温度で蒸着す
ることを特徴とする請求項１に記載の半導体メモリセル
の製造方法。 - 【請求項５】請求項１に記載の半導体メモリセルの製造
方法において、上記（２）の工程の上記第１絶縁膜は熱
酸化シリコン膜であることを特徴とする請求項１に記載
の半導体メモリセルの製造方法。 - 【請求項６】請求項３に記載の半導体メモリセルの製造
方法において、上記第２物質膜はホトレジスト膜あるい
は酸化シリコン膜で形成することを特徴とする請求項３
に記載の半導体メモリセルの製造方法。 - 【請求項７】請求項１に記載の半導体メモリセルの製造
方法において、上記（４）の工程の上記第２導電膜は高
融点導電体であることを特徴とする請求項１に記載の半
導体メモリセルの製造方法。 - 【請求項８】請求項７に記載の半導体メモリセルの製造
方法において、上記高融点導電体は多結晶シリコンであ
ることを特徴とする請求項７に記載の半導体メモリセル
の製造方法。 - 【請求項９】（１）半導体基板内に穴を形成し、上記穴
内に不純物を含有する第１物質膜を充填した後、熱処理
を施して上記第１物質膜に含まれる上記不純物を上記穴
の側面に拡散させ、上記第１物質膜が充填された上記穴
と接する上記半導体基板内に不純物拡散領域を形成した
後、上記第１物質膜を全て除去する工程と、 （２）上記半導体基板の全面に第１絶縁膜および第２絶
縁膜を一定厚さで蒸着し、上記第２絶縁膜及び上記第１
絶縁膜に異方性乾式エッチングを施して上記穴内に側壁
を形成する工程と、 （３）第１導電膜を一定厚さで蒸着およびエッチングバ
ックして上記穴内部に上記第１導電膜の柱を形成した
後、上記側壁を等方性エッチングで除去してプレート電
極を形成する工程と、 （４）上記プレート電極の表面にキャパシタ誘電膜を形
成した後、第２導電膜を蒸着してキャパシタのノード電
極を形成する工程と、 を含んでなる半導体メモリセルのキャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-7589 | 1994-04-12 | ||
| KR1019940007589A KR0171072B1 (ko) | 1994-04-12 | 1994-04-12 | 반도체 메모리 셀 제조방법 및 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283327A JPH07283327A (ja) | 1995-10-27 |
| JP2672936B2 true JP2672936B2 (ja) | 1997-11-05 |
Family
ID=19380823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7002639A Expired - Fee Related JP2672936B2 (ja) | 1994-04-12 | 1995-01-11 | 半導体メモリセルの製造方法並に半導体メモリセルのキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5677225A (ja) |
| JP (1) | JP2672936B2 (ja) |
| KR (1) | KR0171072B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805494A (en) * | 1997-04-30 | 1998-09-08 | International Business Machines Corporation | Trench capacitor structures |
| US6319787B1 (en) * | 1998-06-30 | 2001-11-20 | Siemens Aktiengesellschaft | Method for forming a high surface area trench capacitor |
| JP2000114481A (ja) * | 1998-10-05 | 2000-04-21 | Nec Corp | 半導体記憶装置の製造方法 |
| US6544838B2 (en) | 2001-03-13 | 2003-04-08 | Infineon Technologies Ag | Method of deep trench formation with improved profile control and surface area |
| US6930345B2 (en) * | 2001-05-10 | 2005-08-16 | Infineon Technologies Richmond, Lp | Increase in deep trench capacitance by a central ground electrode |
| FR2885452A1 (fr) * | 2005-05-04 | 2006-11-10 | St Microelectronics Sa | Circuit integre comprenant au moins un condensateur et procede de formation de condensateur |
| KR100714288B1 (ko) | 2005-12-29 | 2007-05-02 | 주식회사 하이닉스반도체 | 핀 트랜지스터 제조 방법 |
| KR100707217B1 (ko) * | 2006-05-26 | 2007-04-13 | 삼성전자주식회사 | 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법 |
| DE102006036076B4 (de) * | 2006-08-02 | 2011-05-19 | Infineon Technologies Ag | Verfahren zum Herstellen eines Kondensatorbauelements |
| US20110073990A1 (en) * | 2009-09-28 | 2011-03-31 | Rudolf Berger | Capacitor and Method for Making Same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS6058663A (ja) * | 1983-09-12 | 1985-04-04 | Nec Corp | 電荷一時蓄積記憶装置 |
| JPH01179443A (ja) * | 1988-01-06 | 1989-07-17 | Fujitsu Ltd | 半導体装置 |
| JPH0391957A (ja) * | 1989-09-04 | 1991-04-17 | Sony Corp | メモリ装置の製造方法 |
| DE3934910A1 (de) * | 1989-10-20 | 1991-04-25 | Azo Gmbh & Co | Pneumatische saugfoerderanlage zum gravimetrischen zuteilen von schuettgutkomponenten |
| US5126280A (en) * | 1991-02-08 | 1992-06-30 | Micron Technology, Inc. | Stacked multi-poly spacers with double cell plate capacitor |
| US5150276A (en) * | 1992-01-24 | 1992-09-22 | Micron Technology, Inc. | Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings |
-
1994
- 1994-04-12 KR KR1019940007589A patent/KR0171072B1/ko not_active IP Right Cessation
-
1995
- 1995-01-11 JP JP7002639A patent/JP2672936B2/ja not_active Expired - Fee Related
- 1995-04-12 US US08/420,468 patent/US5677225A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5677225A (en) | 1997-10-14 |
| KR0171072B1 (ko) | 1999-02-01 |
| JPH07283327A (ja) | 1995-10-27 |
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