JPH01179443A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明に係るキャパシタの原理図 （第１図） 本発明に係るキャパシタの容量計算例図（第２図） 本発明の一実施例を示す図　（第３図）本発明に係るト
レンチキャパシタの 形成方法の工程断面図（第４図） 本発明の他の実施例を示す図（第５図）発明の効果 〔概　要〕 半導体装置、特にＤＲＡＭ等に配設する蓄積キャパシタ
の構造に関し、 トレンチの深さを極端に深くすることなしに電荷蓄積容
量を増大させることが可能なトレンチキャパシタの構造
を提供することを目的とし、一導電型半導体基板に形成
され、内面に沿った基板内にセルトランジスタのソース
・ドレイン拡散領域に接する反対導電型領域を有し、且
つ内面に誘電体層を有する溝内に、液溝の底面において
該反対導電型領域に接続する第１の導電体層と、該基板
の上面部において一定電位に接続する第２の導電体層と
が、誘電体層を介し、交互に且つ液溝の側面に沿ってほ
ぼ同軸に配設されてなる電荷蓄積キャパシタを具備して
なる構成、或いは　半導体基板に形成された内面に絶縁
膜を有する溝内に、該基板の上面部を介してセルトラン
ジスタのソース・ドレイン拡散領域に接続する第１の導
電体層と、液溝の底部において該半導体基板を介して一
定電位に接続する第２の導電体層とが、誘電体層を介し
、交互に且つ液溝の側面に沿ってほぼ同軸に配設されて
なる電荷蓄積キャパシタを具備してなる構成を有する。

〔産業上の利用分野〕

本発明は半導体装置、特にＤＲＡＭ等に配設する電荷蓄
積キャパシタの構造に関する。

１トランジスタ１キヤパシタ型のＤＲＡＭセルにおいて
、該ＤＲＡＭの規模が増大し、■セル当たりの占有面積
が縮小されて来ているが、従来の平面構造成いはスタッ
ク構造の電荷蓄積キャパシタにおいては、セル面積即ち
キャパシタの平面積の縮小に比例してキャパシタ容量が
大幅に減少し、ビット線容量との関係から生ずる読出し
誤差、α線の入射による記憶情報の反転（ソフトエラー
）等により、情報の信頼度が低下するという問題があっ
た。

そこで占有面積の縮小によるキャパシタ容量の滅−少を
補うために、半導体基板面に溝（トレンチ）を形成し、
該トレンチ内にキャパシタを構成してなるトレンチキャ
パシタを電荷蓄積キャパシタとして具備せしめたトレン
チキャパシタセルが提案されている。

〔従来の技術〕

第６図は従来のトレンチキャパシタセルの模式側断面図
である。

図において、５１はｐ型半導体基板、５２はフィールド
ｗＡ縁膜、５３はゲート絶縁膜、５４及び５５はワード
線、５６はｎ＋型ドレイン領域、５７はｎ゛゛ソース領
域、５８はトレンチ、５９はｎ゛型重電荷蓄積領域６０
は誘電体層、６１は多結晶シリコン等よりなる対向電極
（セルプレー））、６２は眉間絶縁膜、６３はコンタク
ト窓、６４はアルミニウム等よりなるビットｍ、Ｔｒは
セルトランジスタ、ＴＣはトレンチキャパシタを示す。

この図のように従来のトレンチキャパシタＴＣにおいて
は、トレンチ５８の内面に、ｎ゛型重電荷蓄積領域５９
誘電体層６０及び対向電極６１によって１層のキャパシ
タが構成されていた。

一方、１６ＭＤＲＡＭにおけるキャパシタの容量は、前
記α線によるソフトエラーや、配線容量による誤認識な
どを防止しようとする制約から２８ｆＦ以上必要である
といわれているが、上記１層構造の従来のトレンチキャ
パシタにおいては、セル面積を縮小し且つ上記のような
大きな容量を得るために、高アスペクト比即ち開口径に
対する深さの比率が大きいトレンチを掘る必要がある。

〔発明が解決しようとする問題点〕

上記のようにトレンチの内面に沿って１層構造のキャパ
シタが形成された従来のトレンチキャパシタセルにおい
ては、セル面積が更に縮小された際、所要のキャパシタ
容量を確保するために、アスペクト比の大きい、極端に
深いトレンチキャバシタを形成しなければならない。

そのため、垂直な側面を有する一定した形状のトレンチ
を形成することが困難になって容量にばらつきを生じ、
更にトレンチ内に浸入した微粒子状異物除去の困難性か
ら誘電体膜質の低下による電荷のリーク等を生じて、該
ＤＲＡＭの歩留りや信頼性が低下するという問題があっ
た。

そこで本発明は、トレンチの深さを極端に深くすること
なしに蓄積容量を増大させることが可能なトレンチキャ
パシタの構造を提供することを目的とする。

〔問題点を解決するための手段〕

上記問題点は、一導電型半導体基板に形成され、内面に
沿った基板内にセルトランジスタのソース・ドレイン拡
散領域に接する反対導電型領域を有し、且つ内面に誘電
体層を有する溝内に、液溝の底面において該反対導電型
領域に接続する第１の導電体層と、該基板の上面部にお
いて一定電位に接続する第２の導電体層とが、誘電体層
を介し、交互に且つ液溝の側面に沿ってほぼ同軸に配設
されてなる電荷蓄積キャパシタを具備してなる本発明に
よる半導体装置、或いは半導体基板に形成された内面に
絶縁膜を有する溝内に、該基板の上面部を介してセルト
ランジスタのソース・ドレイン拡散領域に接続する第１
の導電体層と、液溝の底部において該半導体基板を介し
て一定電位に接続する第２の導電体層とが、誘電体層を
介し、交互に且つ液溝の側面に沿ってほぼ同軸に配設さ
れてなる電荷蓄積キャパシタを具備してなる本発明によ
る半導体装置により解決される。

〔作　用〕

即ち本発明に係るトレンチキャパシタは、トレンチ内に
、トレンチの側面から中ｔｉ−＆こ向かって、誘電体層
とこれを挟む導電体層とからなる複数のキャパシタが、
トレンチの下部と基板の上部に配設される導電体層によ
って、並列に接続され且つ同軸に配設された構造を有す
る。

そのため積層されるキャパシタの層数を増すことによっ
て、トレンチの深さを増さずに、従来の１層構造のトレ
ンチキャパシタに比べて蓄積容量を大幅に増大せしめる
ことができる。

従って本発明によれば、ＤＲＡＭが大規模且つ高集積化
され、セル面積が極度に縮小された際にも、キャパシタ
の蓄積容量をソフトエラーや読出し誤差を生じない−よ
うな充分に大きな値に保つことができ、且つトレンチが
浅くてよいことから製造工程においてトレンチ内の異物
の除去が容易になって電荷のリーク等を生じない良質の
誘電体膜が形成できるので、ＤＲＡＭの製造歩留り及び
信頼性が向上する。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明に係るキャパシタの原理を示す構造図（
ａｌ及び等価回路図（ｂ）、第２図は本発明に係るキャ
パシタの容量計算例を示す図、第３図は本発明の一実施
例の模式側断面図（ａ）及び模式回路図Ｔｂ）、第４図
（ａｌ〜（」）は本発明に係るトレンチキャパシタの製
造方法を示す工程断面図、第５図は本発明の他の実施例
の模式側断面図（ａ）及び模式回路図（ｂ）である。

全図を通じ同一対象物は同一符合で示す。

本発明に係るトレンチキャパシタは、例えば第１図（ａ
ｌに示すように、トレンチＴの内面に沿って例えばｐ型
半導体基板内に形成されるｎ型拡散領域よりなる筒状の
第１の電極Ａと、該第１の電極Ａの内側に誘電体層を介
してほぼ同軸に配設された第２の電極Ｂとが向かい合っ
て構成する第１のキャパシタＣ＋　（ＣＡｎ）と、上記
第２の電極Ｂとその内側に誘電体層を介してほぼ同軸に
配設された第３の電極Ｃとが互いに向き合って構成する
第２のキャパシタＣＺ（ＣＢＣ）と、上記第３の電極Ｃ
とその内側に誘電体層を介してほぼ同軸に配設される第
４の電極りとが互いに向き合って構成する第３のキャパ
シタＣ＋（Ｃｃｏ）　との３個のキャパシタの画電極端
部が、それぞれトレンチ下部のｎ型拡散領域Ａｆｉ及び
基板上の接地配線り、によって相互に接続されてなり、
第１図（ｈ）のような３個のキャパシタの並列回路構成
を有する。

従って該トレンチキャパシタの蓄積容量Ｃ３ＩはＣ３ｌ
＝ＣＩ（ＣＡＢ　）　＋Ｃ２（ＣＩＣ）　＋ＣＩ（ＣＣ
Ｄ）となり、第２図に示すように電極Ａ、Ｂ、Ｃの直径
（電極には厚みがないものとする）をそれぞれ１μｍφ
、０．８μｍφ、０．６μｍφとするとキャパシタの占
める面積比は従来のＣＩ（Ｃ□）のみからなる１重構造
のキャパシタの２．４倍になるので、上記本発明の構成
によれば、従来と同一平面積を有するトレンチキャパシ
タに、従来の蓄積容量Ｃ３２の２．４倍程度の大きな蓄
積容量ＣＳ＋を持たせることが可能になる。

またこの倍率は、積層する電極数を更に増すことによっ
て更に増大せしめることができる。

なお本発明に係るトレンチキャパシタは上記第１図（ａ
）から明らかなように、キャパシタが折り返して多重に
形成された構造を有するので、フォールデッド（折り返
し）トレンチキャパシタ（Ｆｏｌｄｅｄ　Ｔｒｅｎｃｈ
　Ｃａｐａｃｉｔｏｒ）　　と称する。

なお上記構成においてはＡとＣは電荷蓄積電極、ＢとＤ
は対向（接地）電極として機能する。

第３図（ａ）は上記Ｆ　Ｔ　Ｃ（Ｆｏｌｄｅｄ　Ｔｒｅ
ｎｃｈ　Ｃａｐａｃｉ−ｔｏｒ）を具備した２セル併設
構造のＤＲＡＭにおける上記原理図に対応する一実施例
を示す模式側断面図である。

同図において、１はｐ型シリコン基板、２及び２はフィ
ールド酸化膜、３はゲート酸化膜、４はワード線、５は
ｎ°型トドレイン領域６はｎ゛゛ソース領域、７は開口
寸法１μｍ、深さ３〜５μｍ程度のトレンチ、８はｎ゛
型重電荷蓄積領域９は厚さ１００人程０の第１の誘電体
層、１０は厚さ１０００人程度０第１のポリシリコン電
極、１１はＳｉＯ□絶縁膜、１２は厚さ１００人程０の
第２の誘電体層、１３は端部においてｎ゛型重電荷蓄積
領域８接するｎ゛゛電極接続領域、１４は下部において
ｎ゛゛電極接続領域１３を介して電荷蓄積領域８に接続
する厚さ１０００人程度０第２のポリシリコン電極、１
５は厚さ１００人程０の第３の誘電体層、１６はコンタ
クト窓１７を介して第１のポリシリコン電極１０に接続
し且つ図示しない領域で接地電位ＧＮＤに接続する第３
のポリシリコン電極、１８ＡはＳｉｎｇからなる第１の
眉間絶縁膜、１８ＢはＰＳＧからなる第２の層間絶縁膜
、１９はビット線、Ｂｉｔ−１は第１のメモリセル、Ｂ
ｉ　ｔ−２はフィールド酸化膜２Ａを中心にしてＢｉｔ
−１と対称位置に対称構造に形成されている第２のメモ
リセル、Ｔｒ＋及びＴｒｚはセルトランジスタ、ＴＣ，
及びＴＣ２はトレンチキャパシタを示す。

また第３図（ｂ）は上記２セル併設構造即ち２ビツトセ
ルの等価回路図である。

上記実施例に示されるトレンチキャパシタの形成は、例
えば以下に第４図に示す工程断面図を参照して説明する
方法により行われる。

第４図＜ａｌ参照 例えばｐ型シリコン基板ｌ上に、図示されないセルトラ
ンジスタのｎ１型ソース領域６の一部上を表出するトレ
ンチ形成用の例えば１μｍ角程度の開孔２０を有する第
１のレジスト層２１を形成し、通常のりアクティブイオ
ンエツチング（ＲＩＥ）処理を行って該基板に深さ３〜
５μｍ程度のトレンチ７を形成する。なお、２はフィー
ルド酸化膜を示す。

第４図（ｂｌ参照 次いでトレンチ７の内面に、イオン注入等の方法により
燐（Ｐ）または砒素（Ａｓ）を高濃度に導入して該基板
のトレンチ７に沿った領域にｎ゛型重電荷蓄積領域８形
成し、レジスト層２１を除去し、該トレンチの内面を含
む基板上のシリコン表出面上に例えば熱酸化シリコン（
熱５ｉＯｚ）よりなる厚さ１００人程０の第１の誘電体
層９を形成し、該トレンチ７の内面を含む基板上にＣＶ
Ｄ法により厚さ１０００人程度０第１のポリシリコン層
１１０を形成し、該第１のポリシリコン層１１０に不純
物をドープしてｎ゛型の導電性を付与し、該第１のポリ
シリコン層１１０上に耐酸化マスクとなる厚さ１００人
程０の窒化シリコン（ＳｉＪ４）膜２２を形成する。

第４図（Ｃ）参照 次いで該基板上にトレンチ７を完全に埋める第２のレジ
スト層２２を形成し、露光量を調整して全面露光を行い
、且つ現像時間を調整してレジスト層の上層部を所定の
厚さ溶解除去することによって、トレンチ７内に開口部
から約１μｍ程度の下がった位置までを埋める第２のレ
ジストＮ２３を形成し、該第２のレジスト層２３をマス
クにして露出しているＳｉ３Ｎ４膜２２を除去する。

第４図（ｄｌ参照 次いで第２のレジスト層２３を除去した後、上記５ｉＪ
４膜２２をマスクにして第１のポリシリコン層１１０の
表面を熱酸化し、基板上面及びトレンチ７内口面から約
１μｍ程度の深さまでの第１のポリシリコン層１１０の
表面に厚さ５００人程０の５ｉ０２膜１］を形成する。

第４図（ｅ）参照 次いでＳｉ３Ｎ４膜２１をウォッシュアウトした後、上
記５ｉＯｚ膜１１をマスクにし異方性を有するＲＩＥ処
理により、トレンチ７内部の第１のポリシリコン層１１
０及びその下部の第１の誘電体層９をエツチング除去し
、該トレンチの下部に形成されているｎ゛型重電荷蓄積
領域８内達するトレンチ拡大領域７ｅを形成する。この
際ＳｉＯ□とポリシリコンのエツチングレート比を１７
２．５以上程度に選択すればトレンチ７内口部のＳｉＯ
□膜１１を残留せしめることができる。

第４図（ｆ１参照 次いでＣＶＤ法により全面に例えば５ｉＪｎ等よりなる
第２の誘電体Ｎ１２を形成する。

第４図（ｇ）参照 次いでＲＩＥ処理によりトレンチ拡大部７ｅ底面の第２
の誘電体層１２を選択的に除去する。なおこの際基板上
面の第２の誘電体１１２も除去される。

第４図（ｈ）参照 次いでＣＶＤ法によりトレンチの内面を含む基板上に厚
さ１０００人程度０第２のポリシリコンＮ１１４を形成
し、不純物をドープして該第２のポリシリコン層１１４
にｎ°型の導電性を付与した後、該ポリシリコンＮ１１
４からの不純物の固相拡散或いはイオン注入によりトレ
ンチ拡大部７ｅの下部にｎ゛゛電極接続領域１３を形成
し、上記ポリシリコン層１１４とｎ゛型重電荷蓄積領域
８のコンタクトをとる。

第４図（１）参照 次いで前記同様の方法により、ポリシリコン層１１４に
より形成されるトレンチ内を開口部から０．５μｍ程度
残して第３のレジスト層２４で埋め、ウェットエツチン
グ手段により表出するポリシリコン層１１４を除去する
。ここで第２のポリシリコン電極１４が形成される。

なお該第２のポリシリコン電極１４とトレンチ７に沿っ
たｎ゛型重電荷蓄積領域８によって該トレンチキャパシ
タの電荷蓄積電極が構成される。

第４図（ｊ）参照 次いでレジスト層２４を除去した後、トレンチの内面を
含む該基板上に第２の誘電体膜１２と同様の第３の誘電
体膜１５を形成し、通常のフォトリソグラフィによりフ
ィールド酸化膜２上の第１のポリシリコン層１１０上に
形成されているＳｉＯ□膜１１及び第２の誘電体膜１２
にコンタクト窓１７を形成し、次いでトレンチ内を埋め
る厚さに第３のポリシリコン層１１６を成長せしめ、不
純物を高濃度にドープして該第３のポリシリコン層１１
６にｎ３型の導電性を付与する。

次いでフォトリソグラフィにより第３のポリシリコン層
１１６、その下部の第３の誘電体膜１５、その下部の第
１のポリシリコンＮ１１０を順次バターニングして第３
のポリシリコン電極１６及び前記コンタクト窓１７にお
いてこれに接続する第１のポリシリコン電極１０を形成
する。

なお該第３のポリシリコン電極１６及び第１のポリシリ
コン電極１０は該トレンチキャパシタのセルプレート（
接地電極）を構成する。

第５図は本発明に係るＤＲＡＭセルにおいて、前記実施
例と反対に基板側が接地電極となる他の実施例を示す模
式側断面図（ａ）及び模式回路図（ｂ）である。

同図に示されるように、この構成においては、トレンチ
７の壁面に沿った基板１面に基板と反対導電型の電荷蓄
積領域は形成されない。そして例えばＢｉＴ−１に示さ
れるように、トレンチ７の内面に形成した絶縁膜２５に
よって基板１から分離された溝領域内に、基板１の上部
においてセルトランジスタＴｒ、のソース領域６に接続
する第１のポリシリコン電極１０及び１６と、トレンチ
７の底面において基板１を介して図示しない接地電位に
接続する第２のポリシリコン電極１４とが、誘電体膜１
２．１５等を介して交互に配設される。

この構成は、上記のようにキャパシタの周囲がトレンチ
７の底面に形成された絶縁膜２５によって分離され、ト
レンチ７に沿った基板面にキャパシタ電極として機能す
る不純物拡散領域が設けられないので、隣接するトレン
チキャパシタとの間の干渉が抑制されるという利点を合
わせ持つ。

上記実施例から明らかなように本発明に係るトレンチキ
ャパシタは、トレンチ内に、その側面側から中心に向か
って、基板の上面側とトレンチの底部側において並列に
接続された複数のキャパシタが、はぼ同軸に積層形成さ
れた構成を有している。

そのため積層されるキャパシタの暦数を増すことによっ
て、トレンチの深さを増さずに、従来の１層構造のトレ
ンチキャパシタに比べて蓄積容量を大幅に増大せしめる
ことができる。

なお本発明において電極材料は上記ポリシリコンに限ら
ず、高融点金属、高融点金属シリサイド等も用いられる
。

また本発明に係るＤＲＡＭセルは、実施例と逆の導電型
で形成することもできる。

〔発明の効果〕

以上説明のように本発明によれば、トレンチ内にその内
面に沿ってほぼ同軸にキャパシタが積層して形成される
ので、キャパシタの層数を増すことによって、トレンチ
の深さを増さずにその蓄積容量を大幅に増大せしめるこ
とができる。

従って、ＤＲＡＭが大規模且つ高集積化され、セル面積
が極度に縮小された際にも、キャパシタの蓄積容量をソ
フトエラーや読出し誤差を生じないような充分に大きな
値に保つことができ、且つトレンチが浅く形成できるこ
とから製造工程においてトレンチ内への異物の残留がな
くなって電荷のリーク等を生じない良質の誘電体膜が形
成できるので、ＤＲＡＭの製造歩留り及び信頼性が向上
する。

【図面の簡単な説明】

第１図は本発明に係るキャパシタの原理を示す構造図（
ａ）及び等価回路図（ｂ）、 第２図は本発明に係るキャパシタの容量計算例を示す図
、 第３図は本発明の一実施例の模式側断面図（ａ）及び等
価回路図（ｂ）、 第４図（ａ）〜（Ｊ）は本発明に係るトレンチキャパシ
タの製造方法を示す工程断面図、 第５図は本発明の他の実施例の模式側断面図（ａ）及び
模式回路図（ｂ）、 第６図は従来のトレンチキャパシタセルの模式側断面図
である。 図において、 Ｔはトレンチ、 Ａは第１の電極、 Ｂは第２の電極、 Ｃは第３の電極、 Ｄは第４の電極、 ＣＩ　（ＣＡＢ）　は第１のキャパシタ、Ｃｚ（ｅｓｃ
）は第２のキャパシタ、 ＣＩ（Ｃｃｏ）は第３のキャパシタ、 八、はｎ型拡散領域、 Ｌ６は接地配線 を示す。 （０−）楳縛横ま図 、Ｃｔ　（Ｃｉｔｅ、） （し）等イ面ト汀ヱこｉし４ （ｂ）　　　耳′　イ凸　回　路　しＪ木￥ビ可の一笑
与徒、Δり・［ａ示１図第３　区 １〜−−−−−−／− （ｂ）（ｄ−） シト、Ｆ［’Ｉ罠イ浮ｊＢ）レシケキャ４＼′シタの作
ン斤（クシ人＠］ＪＬｔｆｒａ汀図第４　図 （ｆ）　　　　　　　　　　　　　　　　　　　　　　
　　（プＬ）Ａ〈侘シビ用二孫うトＬ汗午マｌぐ汐ｎ形
戸しゲシ大の工程禽倉１１ラレ■’ｉ４＠ （’）（ｉ） １く茫ト■可１ニイ系うトしンヂ午マへ°シタの升ン斤
（ケル大のＬ程諸乍迂σ〔０箒４区 （ａ、）　　ネ爽　ベイ則冒ゴ「由１図（ｂ）模べ１至
Ｉ

Claims (2)

【特許請求の範囲】
1. （１）一導電型半導体基板に形成され、その内面に沿っ
   た基板内にセルトランジスタのソース・ドレイン拡散領
   域に接する反対導電型領域を有し、且つ内面に誘電体層
   を有する溝内に、 該溝の底面において該反対導電型領域に接続する第１の
   導電体層と、該基板の上面部において一定電位に接続す
   る第２の導電体層とが、 誘電体層を介して、交互に且つ該溝の側面に沿ってほぼ
   同軸に配設されてなる電荷蓄積キャパシタを具備してな
   ることを特徴とする半導体装置。
2. （２）半導体基板に形成された内面に絶縁膜を有する溝
   内に、 該基板の上面部を介してセルトランジスタのソース・ド
   レイン拡散領域に接続する第１の導電体層と、 該溝の底部において該半導体基板を介して一定電位に接
   続する第２の導電体層とが、 誘電体層を介して、交互に且つ該溝の側面に沿ってほぼ
   同軸に配設されてなる電荷蓄積キャパシタを具備してな
   ることを特徴とする半導体装置。