JPS59125652A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS59125652A
JPS59125652A JP57222079A JP22207982A JPS59125652A JP S59125652 A JPS59125652 A JP S59125652A JP 57222079 A JP57222079 A JP 57222079A JP 22207982 A JP22207982 A JP 22207982A JP S59125652 A JPS59125652 A JP S59125652A
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はＭＯＳ　（広くは、ＭＩＳ）形ダイナミック半
導体記憶装置に関し、特に、スタソクト片ヤパシタ形メ
モリセルの改良に関する。
（２）技術の背景 今日まで、■Ｓメモリセルとしては１トランジスタ１キ
ヤパシタ形が主流であシ、各素子のヤイズを縮小するこ
とにより高集積化、大容量化を図ってきた。このために
、超微細加工技術が開発されてきたが、単なるサイズの
縮小のみでは高集積化、大容量化に限度があシ、しかも
、メモリセルのサイズを縮小すると、ソフトエラー発生
率が犬さくなると共に、ホットエレクトロンもしくはホ
ヅトホールの問題も顕著になる。このよりな１トランジ
スタ１キヤパシタ形メモリセルの構造を改良してキャパ
シタの容量を太きくしたスタックドキャパシタ形メモリ
セルが提案されている（参照：電子通信学会技術研究報
告書、　５ＳＤ８０−３０．１９８０年７月）０ （３）従来技術と問題点 第１図は従来のスタックドキャパシタ形メモリセルを具
備する半導体記憶装置の示す平面図であり、第２図はそ
の等価回路図である。第１図において、ワード線ＷＬ　
、　〜’ＷＬ　３　　とピッ）ｌｊｌＢＬｏ。
ＢＬＩとの各又差点には、スタックドキャパシタ形メモ
リセルＣＯＯ、Ｃｏｔ　Ｉ・・・＋Ｃ１３が設けられて
いる。各メモリセルのキャパシタは、電極Ｅｏ、対向電
極Ｅ、およびこれらの′ＩＬ極間の絶縁層６（第１図に
図示せずで第３図に図示する）よシ構成されている。こ
こで、各導電層は、たとえば、次のように構成されてい
るものとする。
ワード線：第１層ポリシリコン 電極Ｅｏ：第２層ポリシリコン 対向電極Ｅ１　：第３層ポリシリコン ピット綜ニアルミニウム層 なお、Ｃ０ＮＴはビット線ＢＬθ、ＢＬ、を半導体基板
の不純物拡散領域に接続させるだめのコンタクトホール
である。筐た、部分的に斜線を例した４ｉｌＳ分はフィ
ールド領域であり、その内側はアクティブ領域である。
次に、１つのスタックドキャパシタ形メモリセルＣｏｔ
について第３図の断面図を用いて詳卸ｊに説明する。第
３図においては、たとえばｐ−形半導体基板１上にフィ
ールド酸化膜（５１０２）　２を熱酸化により形成し、
次に、グー１化１摸３上に第１層ポリシリコンよシなる
ワード線（ダート）ｗＬｌを形成し、しかる後、自己整
合によりソースおよびドレインとしてのｎ＋形不純物拡
散領域４，５を形成して、トランスファトランジスタが
形成されることになる。
さらに、ワード線ＷＬ＋上およびフィールド酸化膜２上
に、第２層ポリシリコンよりなる電極Ｅ。
を形成する。この場合、電極ＥＯは不純物拡散領域５に
接触している。さらに　、ｌｔｔ極ＥＯ上には、絶縁層
６を介して第３層ポリシリコンによりなる対向電極Ｅｌ
を形成し、キャパシタが形成されることになる。
方お、絶縁層６としては、誘電率が大きく且つリーク電
流が小さい酸化処理されたシリコンナイトライド（Ｓ１
３Ｎ４）を用いる。寸だ、第３図における白地の部分は
５ＩＯ２あるいはＰＳＧ等の絶縁層を示す０ このように、スタックドキャパシタ形メモリセルのキャ
パシタは自分自身のセルのダート上およびフィールド酸
化膜２上に形成されるために、通常の１トランジスタｌ
キヤパンク形メモリセルのキャパシタに比べてその容量
が大きく、従って、高集積化、大容量化に役立つもので
ある。
しかしながら、第１図および第３図に示すスタックドキ
ャパシタ形メモリセルは、第２図の等価回路図に示すよ
うにオーツ０ンドビツト線（０ｐｅｎｅｄ　Ｂｉｔ　Ｌ
ｉｎｅｓ）を有する装置に通用されるものであって、フ
ォルデッドビット線（ＦｏｌｄｅｄＢｌｔ　Ｌｉｎｅｓ
）を有する装置には適さない。
ここで、オープンドビット線とは、第２図に示すように
、センスアンプに接続された１対のピント線がセンスア
ンプの左右に配置されているものであるのに対し、フォ
ルデッドビット線とは、第５図に示すように、センスア
ンプに接続された１対のビット線がセンスアンプに対し
て同一側に配置されているものである。従って、フォル
デッドビット線はオープンドビット線に比べて集積度の
点で劣るがノイズに強いという第１」点を有する。
（４）発明の目的 本発明の目的は、キャパシタを隣接するワード線上にも
形成するという構想にもとづき、スタックドキャパシタ
形メモリセルのキャパシタ容量を太キくシ、スタックド
キャパシタ形メモリセルをフォルデッドビット線を有す
る半導体記憶装置に適用し得るようにすることにりる。
（５）発明の構成 上述の目的を達成するために本発明によれば、複砂のワ
ード線、複敬のビット線対および前記各ワード線と前記
各ビット線対との谷又差点対のうち一方のみの又差点に
形成されたスタックドキャパシタ形メモリセルを具備す
る半導体記憶装置において、前記ワード線を第１の導電
層によシ構成し、前記メモリセルのキャパシタを、該メ
モリセルのトランスファトランジスタのソースもしくは
ドレイン領域に接触し且つ前記又差点対のうち該メモリ
セルに隣接しメモリセルが形成されない側の交差点付近
のワード線上に第１の絶縁層を介して延在する第２の導
電層と、該第２の導電層上に第２の絶縁層を介して延在
する第３の導電層と、により構成したことを特徴とする
半導体記憶装置が提供される。
（６）発明の実施例 以下、図面を参照して本発明の詳細な説明する。　　　
　　　龜 第４図は本発明に係る半導体記憶装置の一実施例を示す
平面図であり、第５図はその等価回路図である。第４図
において、ワードＷＬＧ　、ＷＬ、とビット線ＢＬｏと
の交差点にはスタックドキャパシタ形メモリセルＣｏ　
、Ｃ，が設けられるが、ワード線ｗｒ、２．ＷＬ３とビ
ット線Ｂｂｏとの交差点にはメモリセルは設けられない
。他方、ワード線ＷＬ２　、　ＷＬ３とビット線「口と
の交差点にはスタックドキャパシタ形メモリセルＣ２＋
ＣＲが設けられるが、ワード線ＷＬ、　、　　ＷＬ、と
ビット線Ｗローとの交差点にはメモリセルは設けられな
い。つ１９、ビット線方向では、２個置きに２個ずつの
又差点にメモリセルが設けられている。
各メモリセルのキャパシタの電’ｋ　Ｅ　ｏは、自分自
身のワード線（ケ゛−ト）上と、隣接するワード線上と
に形成芒れている。また、メモリセルのキャパシタの対
向電極ＥｌはコンタクトホールＣ０ＮＴを含むコンタク
ト領域を除く全面に形成されている。
第６図は第４図のｖｉ　−ｖｒ線に沿う断面図である。
第６図において、第３図と同−構成装累については同一
の参照番号を付してりる。第６図に示すように、第２層
ポリシリコンよりなる電極Ｅｏは、自分自身のワード線
（第１層ポリシリコン）ＷＬｌと、隣接するワード＠（
第１層ポリシリコン）ＷＬｚ上とに設けられている。こ
れにＩＩ）、電極Ｅｏ　、対向電極Ｅ１　、および絶縁
層６によｐ構成されるイヤパンタの容量を太きくしであ
る。
第７図は第６図の一変更例を示す断面図である。
第６図と異なる点は、隣接するワード線ＷＬ２直下の絶
縁層３′を薄膜にしたことにある。この揚台、この絶縁
層３′はワード線ＷＬＬ直下のダート酸化膜３と同一で
ある。さらに、ワード線ＷＬＺ下の基板１表面には予め
イオンインゾランテーンヨン等によｐｎ型不純物を注入
しておく。従って、ワード線ＷＬｚ、絶縁層３′、およ
び基板１によシ構成されるＭＯＳ　１ｍ　ａ　ｕデプレ
ッション形つ−１，クツ−マリオン特性を有することに
なる。つまり、ワード線ＷＬ２　。
絶縁層３′、および電荷蓄積部としての基板１内のｎ型
不純物注入層が容量の比較的大きいキャパシタを構成し
、このキャパシタもスタックドキャパシタ形メモリセル
のキャパシタとして作用する。
この結果、第６図に比べて、第７図のメモリセルのキャ
パシタ容量は大きくなる。
なお、上述の実施例においては、半導体基板としてｐ−
形を用いたが、ｎ−形であってもよいことは言うまでも
ない。
（７）発明の詳細 な説明したように本発明によれば、ｌ！＋！ｊ接するワ
ード線上にもキャパシタを形成することにより、工９大
きいキャパシタ容量を得、これによυ、フォルデッドビ
ット線を有する半導体記憶装置４のＩ姉集積化、大容量
化が可能と々る。
【図面の簡単な説明】
第１図は従来のスタックドキャパシタ形メモリセルを具
備する半導体記１詠装置を示す平面（メ（、第２図は第
１図の装置の等価回路図、第３図ｆ′ｉ、第１図のｉｎ
　−ＩＩＩ線に沿う断面図、第４図は本発明に係るスタ
ックドキャパシタ形メモリセルを具備する半導体記憶装
置の一実施例を示す平面図、第５図は第４図の装置の等
価回路図、第６図は第４図のＭ−Ｖｌ線に沿う断面図、
第７図は第６図の一変更例を示す断面図である。 ＷＬｏ−ＷＬ３・・ワード綜（第１の導一層）、ＢＬｏ
、ＢＬ、、ＢＬ、、ＢＬ、−・・ビット線（第４の導電
層）、ＣＯＱ−Ｃ１２＋　ＣＯ□　Ｃ”　　”　’メモ
リセル、Ｅｏ・・・電極（第２の導′亀層）、Ｅｌ・・
・対向磁極（第３の導電層）、工・・半導体基板、２・
・・フィールド酸化膜、３・・・ケ゛−ト酸化膜、４，
５・・・不純物拡散領域（ソース、ドレイン）。 特許出願人 富士通株式会社 特許出願代理人 弁理士　身　木　　　朗 弁理士　西　　舘　　和　　之 弁理士　内　１）幸　男 弁理士　山　口　昭　之

Claims (1)

  1. 【特許請求の範囲】 １　複数のワード線、複数のビット線対、および前記各
    ワード線と前記各ビット線対との各交差点対のうち一方
    のみの交差点に形成されたスタックトキャパンタ形メモ
    リセルを具備する半導体記１怠装置において、前記ワー
    ド酸を第１の導電層によ多構成し、前記メモリセルのキ
    ャパシタを、該メモリセルのトランスファトランジスタ
    のソースもしくはドレイン領域に接触し且つ前記又差点
    対のうち該メモリセルに隣接しメモリセルが形成されな
    い側の交差点イ」近のワード線上に第１の絶縁層を介し
    て延在する第２の導電層と、該第２の導′屯層上に第２
    の絶縁層を介して延在する第３の導１＝層と、によ多構
    成したことを特徴とする半導体記憶装置。 ２、前記第２の導電層を前記メモリセルのトランスファ
    トランジスタのダートをなすワード線部分上へ絶縁膜を
    介して延在させ７こことを特徴とする特許請求の範囲第
    １珀に記載の半導体記憶装置。 ３、　メモリセルが形成されない前ｄｃ又差点付近の前
    記ワード線直下の絶縁層を薄く形成し、且つ該ワード線
    、該絶縁層分よび半導体基板により構成されるＭＩＳ構
    造をノーマリオン特注にし／ヒ特許請求の範囲第１項に
    記載の半導体記しは装置。
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CA000442622A CA1210865A (en) 1982-12-20 1983-12-06 Semiconductor memory device having stacked capacitor- type memory cells
EP83307448A EP0112670B1 (en) 1982-12-20 1983-12-07 Semiconductor memory device having stacked capacitor-tape memory cells
DE8383307448T DE3373381D1 (en) 1982-12-20 1983-12-07 Semiconductor memory device having stacked capacitor-tape memory cells
KR8305861A KR860001058B1 (en) 1982-12-20 1983-12-10 Semiconductor memory device
US06/560,171 US4641166A (en) 1982-12-20 1983-12-12 Semiconductor memory device having stacked capacitor-type memory cells
IE2993/83A IE55192B1 (en) 1982-12-20 1983-12-19 Semiconductor memory device having stacked capacitor-type memory cells
US06/619,897 US4649406A (en) 1982-12-20 1984-06-12 Semiconductor memory device having stacked capacitor-type memory cells

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6377483B1 (en) 2000-07-28 2002-04-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having improved memory cell and bit line pitch

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5994454A (ja) * 1982-11-19 1984-05-31 Nec Kyushu Ltd 半導体装置とその製造方法
JPH0618257B2 (ja) * 1984-04-28 1994-03-09 富士通株式会社 半導体記憶装置の製造方法
JPS61127161A (ja) * 1984-11-26 1986-06-14 Fujitsu Ltd 半導体記憶装置
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
FR2577339B1 (fr) * 1985-02-12 1991-05-10 Eurotechnique Sa Memoire dynamique en circuit integre
JPH0766659B2 (ja) * 1986-01-30 1995-07-19 三菱電機株式会社 半導体記憶装置
JPH0685427B2 (ja) * 1986-03-13 1994-10-26 三菱電機株式会社 半導体記憶装置
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
DE3809218C2 (de) * 1987-03-20 1994-09-01 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung
USRE38296E1 (en) * 1987-04-24 2003-11-04 Hitachi, Ltd. Semiconductor memory device with recessed array region
KR910010167B1 (ko) * 1988-06-07 1991-12-17 삼성전자 주식회사 스택 캐패시터 dram셀 및 그의 제조방법
JPH0221652A (ja) * 1988-07-08 1990-01-24 Mitsubishi Electric Corp 半導体記憶装置
US5225704A (en) * 1988-07-08 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Field shield isolation structure for semiconductor memory device and method for manufacturing the same
DE3922467A1 (de) * 1988-07-08 1990-01-11 Mitsubishi Electric Corp Halbleiterspeichereinrichtung und verfahren zu ihrer herstellung
JPH0235771A (ja) * 1988-07-26 1990-02-06 Nec Corp 半導体記憶装置
JP2681285B2 (ja) * 1988-09-19 1997-11-26 富士通株式会社 半導体記憶装置
US5166090A (en) * 1989-05-01 1992-11-24 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor random access memory cell
US5006481A (en) * 1989-11-30 1991-04-09 Sgs-Thomson Microelectronics, Inc. Method of making a stacked capacitor DRAM cell
KR920009748B1 (ko) * 1990-05-31 1992-10-22 삼성전자 주식회사 적층형 캐패시터셀의 구조 및 제조방법
JP2564972B2 (ja) * 1990-06-18 1996-12-18 三菱電機株式会社 半導体記憶装置およびその製造方法
KR100198659B1 (ko) * 1996-05-16 1999-06-15 구본준 메모리 셀, 메모리 장치 및 그의 제조 방법
KR920017248A (ko) * 1991-02-18 1992-09-26 문정환 반도체 메모리 소자의 커패시터 제조방법
JP2689031B2 (ja) * 1991-04-01 1997-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
TW301782B (ja) * 1991-08-16 1997-04-01 Gold Star Electronics
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6690038B1 (en) 1999-06-05 2004-02-10 T-Ram, Inc. Thyristor-based device over substrate surface
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6727528B1 (en) 2001-03-22 2004-04-27 T-Ram, Inc. Thyristor-based device including trench dielectric isolation for thyristor-body regions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108392A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Semiconductor device
JPS5491083A (en) * 1977-12-28 1979-07-19 Nec Corp Integrated-circuit device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3740731A (en) * 1971-08-02 1973-06-19 Texas Instruments Inc One transistor dynamic memory cell
US3811076A (en) * 1973-01-02 1974-05-14 Ibm Field effect transistor integrated circuit and memory
US3893146A (en) * 1973-12-26 1975-07-01 Teletype Corp Semiconductor capacitor structure and memory cell, and method of making
NL176415C (nl) * 1976-07-05 1985-04-01 Hitachi Ltd Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit.
JPS5521170A (en) * 1978-08-02 1980-02-15 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor memory
US4246593A (en) * 1979-01-02 1981-01-20 Texas Instruments Incorporated High density static memory cell with polysilicon resistors
JPS55154762A (en) * 1979-05-22 1980-12-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor memory
JPS5623771A (en) * 1979-08-01 1981-03-06 Hitachi Ltd Semiconductor memory
EP0032279B1 (en) * 1980-01-11 1983-09-28 Mostek Corporation One transistor-one capacitor memory cell
FR2493045A1 (fr) * 1980-10-23 1982-04-30 Thomson Csf Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108392A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Semiconductor device
JPS5491083A (en) * 1977-12-28 1979-07-19 Nec Corp Integrated-circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6377483B1 (en) 2000-07-28 2002-04-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having improved memory cell and bit line pitch

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