JP2554332B2 - １トランジスタ型ダイナミツクメモリセル - Google Patents
１トランジスタ型ダイナミツクメモリセルInfo
- Publication number
- JP2554332B2 JP2554332B2 JP62122024A JP12202487A JP2554332B2 JP 2554332 B2 JP2554332 B2 JP 2554332B2 JP 62122024 A JP62122024 A JP 62122024A JP 12202487 A JP12202487 A JP 12202487A JP 2554332 B2 JP2554332 B2 JP 2554332B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- electrode
- memory cell
- semiconductor substrate
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 61
- 229920005591 polysilicon Polymers 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 48
- 239000003990 capacitor Substances 0.000 claims description 46
- 239000004065 semiconductor Substances 0.000 claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009412 basement excavation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】 〔従来の技術〕 １トランジスタ型ダイナミツクメモリはその構造が簡
単で高密度化に向いているため、4Kビツトから1Mビツト
に至るまで広く用いられてきた。従来は、微細加工技術
と絶縁膜等の薄膜化によつてメモリキヤパシタの容量の
確保が行なわれてきた。しかし、微細加工と薄膜化には
限界があり、限られたセル面積の中でより多くのメモリ
キヤバシタ容量を確保するために個々のメモリセルが提
案されている。第５図は、例えばアイイーイーイー ト
ランザクシヨンズ エレクトロン デバイシーズ，第ED
−31巻,746〜753頁（IEEE,Trans.Electron Devices,vo
l.ED−31,PP746〜753）に“ア コルゲーテイツド キ
ヤパシター セル”（“A Corrugated Capacitor Cell
（CCC）”）としてH.スナミ（H.Sunami）等により示さ
れている溝堀り型のメモリセルであり、第５図（ａ）は
平面図、（ｂ）はそのＡ−Ｂにおける断面図を示してい
る。
単で高密度化に向いているため、4Kビツトから1Mビツト
に至るまで広く用いられてきた。従来は、微細加工技術
と絶縁膜等の薄膜化によつてメモリキヤパシタの容量の
確保が行なわれてきた。しかし、微細加工と薄膜化には
限界があり、限られたセル面積の中でより多くのメモリ
キヤバシタ容量を確保するために個々のメモリセルが提
案されている。第５図は、例えばアイイーイーイー ト
ランザクシヨンズ エレクトロン デバイシーズ，第ED
−31巻,746〜753頁（IEEE,Trans.Electron Devices,vo
l.ED−31,PP746〜753）に“ア コルゲーテイツド キ
ヤパシター セル”（“A Corrugated Capacitor Cell
（CCC）”）としてH.スナミ（H.Sunami）等により示さ
れている溝堀り型のメモリセルであり、第５図（ａ）は
平面図、（ｂ）はそのＡ−Ｂにおける断面図を示してい
る。
図において、（１）はＰ形シリコン基板、（２）は素
子間分離用のフイールド酸化膜、（３）は素子間分離用
のチヤンネルストツプＰ＋領域、（４）はキヤパシタ絶
縁膜、（５）はメモリ容量の対向電極を構成するセルプ
レート電極、（６）はワード線信号が印加されアクセス
トランジスタのゲート電極を構成するワード線、（７）
はビツト線に接続されるＮ＋領域、（８）はコンタクト
孔、（９）はビツト線を構成する金属配線、（10）はメ
モリセルＭの記憶端子を構成しシリコン基板（１）と反
対導電型であるＮ型反転層あるいはＮ＋領域、（11）は
溝堀り領域である。このメモリセルＭは、半導体基板中
に溝を形成し、その側面部もメモリ容量として利用する
ことにより実質的な面積の増加を図ろうとするものであ
る。
子間分離用のフイールド酸化膜、（３）は素子間分離用
のチヤンネルストツプＰ＋領域、（４）はキヤパシタ絶
縁膜、（５）はメモリ容量の対向電極を構成するセルプ
レート電極、（６）はワード線信号が印加されアクセス
トランジスタのゲート電極を構成するワード線、（７）
はビツト線に接続されるＮ＋領域、（８）はコンタクト
孔、（９）はビツト線を構成する金属配線、（10）はメ
モリセルＭの記憶端子を構成しシリコン基板（１）と反
対導電型であるＮ型反転層あるいはＮ＋領域、（11）は
溝堀り領域である。このメモリセルＭは、半導体基板中
に溝を形成し、その側面部もメモリ容量として利用する
ことにより実質的な面積の増加を図ろうとするものであ
る。
従来の改良されたダイナミツクメモリセルは以上のよ
うに構成されているため、さらに高集積化を図るために
は溝堀り領域（11a）と（11b）間の間隔をつめなければ
ならない。そのため、対向する記憶端子（10a）と（10
b）間の間隔が狭くなつて、側面に生じる空乏層がつな
がり、隣り合うメモリセルＭ間にリークが発生し、記憶
された情報が破壊されるという問題があり、必ずしも高
集積化には対応できないという欠点があつた。
うに構成されているため、さらに高集積化を図るために
は溝堀り領域（11a）と（11b）間の間隔をつめなければ
ならない。そのため、対向する記憶端子（10a）と（10
b）間の間隔が狭くなつて、側面に生じる空乏層がつな
がり、隣り合うメモリセルＭ間にリークが発生し、記憶
された情報が破壊されるという問題があり、必ずしも高
集積化には対応できないという欠点があつた。
また、溝を利用してメモリ容量の増加を図つた別の例
として、第６図に示すものが考えられる。この第６図に
おいて、（１）ないし（４）、（６）ないし（９）は第
５図に示したメモリセルと同一または相当の部分であ
り、（11）は溝堀掘り領域、（21）はセルプレート電極
となる高濃度のＰ型領域、（22）は記憶端子を構成する
ポリシリコン電極、（23）はコンタクト孔である。
として、第６図に示すものが考えられる。この第６図に
おいて、（１）ないし（４）、（６）ないし（９）は第
５図に示したメモリセルと同一または相当の部分であ
り、（11）は溝堀掘り領域、（21）はセルプレート電極
となる高濃度のＰ型領域、（22）は記憶端子を構成する
ポリシリコン電極、（23）はコンタクト孔である。
このようなダイナミツクメモリセルでは、電荷蓄積電
極（22）を、読み出し，書き込みトランジスタのN+領域
（７）に接続するためのコンタクト孔（23）を開ける必
要があり、高密度化に対して障害となる。さらに極めて
薄いキヤパシタ絶縁膜（４）上で写真製版を行うため、
フオトレジストを使用することなどによる不純物汚染や
キヤパシタ絶縁膜（４）の損傷が避けられず、キヤパシ
タ絶縁膜（４）の電気的信頼性を著しく劣化させるとい
う不都合を生じていた。
極（22）を、読み出し，書き込みトランジスタのN+領域
（７）に接続するためのコンタクト孔（23）を開ける必
要があり、高密度化に対して障害となる。さらに極めて
薄いキヤパシタ絶縁膜（４）上で写真製版を行うため、
フオトレジストを使用することなどによる不純物汚染や
キヤパシタ絶縁膜（４）の損傷が避けられず、キヤパシ
タ絶縁膜（４）の電気的信頼性を著しく劣化させるとい
う不都合を生じていた。
従来のダイナミツクメモセリは以上のように構成され
ているため、必ずしも高集積化に対応できず、また、第
５図の従来例では記憶端子が半導体基板内にあるため、
α線等により発生したキヤリアが記憶端子に流れ込み、
記憶情報が破壊されるというソフトエラーが発生するな
どの問題点があつた。
ているため、必ずしも高集積化に対応できず、また、第
５図の従来例では記憶端子が半導体基板内にあるため、
α線等により発生したキヤリアが記憶端子に流れ込み、
記憶情報が破壊されるというソフトエラーが発生するな
どの問題点があつた。
また、ポリシリコンを電荷蓄積ノードとするメモリセ
ルの場合、基板に接続するためのコンタクト孔を形成し
なければならず、メモリセル面積の増大，キヤパシタ絶
縁膜の電気的信頼性の劣化という問題点があつた。
ルの場合、基板に接続するためのコンタクト孔を形成し
なければならず、メモリセル面積の増大，キヤパシタ絶
縁膜の電気的信頼性の劣化という問題点があつた。
この発明は上記のような問題点を解消するためになさ
れたもので、キヤパシタ絶縁膜の劣化を防止できるとと
もに、縮小されたメモリセルの中で充分なメモリ容量を
確保することができ、かつ、隣接するメモリセル間のリ
ークの増大をも避けることのできる高集積化に適した１
トランジスタ型ダイナミツクメモリセルを得ることを目
的とする。
れたもので、キヤパシタ絶縁膜の劣化を防止できるとと
もに、縮小されたメモリセルの中で充分なメモリ容量を
確保することができ、かつ、隣接するメモリセル間のリ
ークの増大をも避けることのできる高集積化に適した１
トランジスタ型ダイナミツクメモリセルを得ることを目
的とする。
この発明にかかる１トランジスタ型ダイナミツクメモ
リセルは、半導体基板表面に形成された溝の内部に、シ
リコン基板と第１のポリシリコン電極とで形成される第
１の容量を形成し、さらにその上に第１のポリシリコン
電極と第２のポリシリコン電極とで形成される第２の容
量を積み上げ、この２つの容量を並列的に用い、また記
憶端子となる第１の電極のポリシリコン層と読み出し，
書き込みトランジスタのソース・ドレイン電極を形成す
るポリシリコン層が同一の層からなり、記憶端子と読み
出し書き込みトランジスタとを接続するコンタクト穴を
なくした構造とする。ここでトランジスタのゲート電極
は、その底部がポリシリコン層によって両端が規定され
ているが、ポリシリコン層に乗り上げる構造を有してい
る。
リセルは、半導体基板表面に形成された溝の内部に、シ
リコン基板と第１のポリシリコン電極とで形成される第
１の容量を形成し、さらにその上に第１のポリシリコン
電極と第２のポリシリコン電極とで形成される第２の容
量を積み上げ、この２つの容量を並列的に用い、また記
憶端子となる第１の電極のポリシリコン層と読み出し，
書き込みトランジスタのソース・ドレイン電極を形成す
るポリシリコン層が同一の層からなり、記憶端子と読み
出し書き込みトランジスタとを接続するコンタクト穴を
なくした構造とする。ここでトランジスタのゲート電極
は、その底部がポリシリコン層によって両端が規定され
ているが、ポリシリコン層に乗り上げる構造を有してい
る。
この発明においては、半導体基板表面に形成された溝
の内部で、第１のポリシリコン電極の下層にシリコン基
板との間の第１の容量を形成し、また第１のポリシリコ
ン電極の上層には第２のポリシリコン電極との間の第２
の容量を形成し、２つの容量を並列的に用いることによ
り、メモリ容量が飛躍的に増大し、また記憶端子が基板
から分離されて隣り合うメモリセル間のリークやソフト
エラーに強い構造になる。
の内部で、第１のポリシリコン電極の下層にシリコン基
板との間の第１の容量を形成し、また第１のポリシリコ
ン電極の上層には第２のポリシリコン電極との間の第２
の容量を形成し、２つの容量を並列的に用いることによ
り、メモリ容量が飛躍的に増大し、また記憶端子が基板
から分離されて隣り合うメモリセル間のリークやソフト
エラーに強い構造になる。
また、記憶端子である第１のポリシリコン電極と読み
出し書き込みトランジスタのソース・ドレイン電極を形
成するポリシリコンとを同一の層とすることにより、記
憶端子と読み出し，書き込みトランジスタとを接続する
コンタクト孔をなくして、メモリセル面積を著しく小さ
くすることができ、キヤパシタ絶縁膜の劣化を防止でき
る。しかもゲート電極の配線抵抗を高めることもない。
出し書き込みトランジスタのソース・ドレイン電極を形
成するポリシリコンとを同一の層とすることにより、記
憶端子と読み出し，書き込みトランジスタとを接続する
コンタクト孔をなくして、メモリセル面積を著しく小さ
くすることができ、キヤパシタ絶縁膜の劣化を防止でき
る。しかもゲート電極の配線抵抗を高めることもない。
以下、この発明の一実施例を図について説明する。第
１図（ａ）は本発明の一実施例による１トランジスタ型
ダイナミツクメモリセルの平面図で、第１図（ｂ）はそ
のＡ−Ｂにおける断面図である。第１図において、（1
1）は溝掘り領域、（21）は第１の容量MC1のシリコン基
板側電極となる高濃度のＰ型領域、（22）は記憶端子と
なる第１のポリシリコン電極、（24）は第２の容量MC2
の誘電体を形成するキヤパシタ絶縁膜、（５）は第２の
容量MC2の対向電極となる第２のポリシリコン電極であ
るセルプレート電極、（7a）（7b）はアクセストランジ
スタATのソース・ドレイン領域、（6a）はアクセストラ
ンジスタATのゲート電極、（100a）（100b）はポリシリ
コン電極（22）と同一のポリシリコン層であり、ソース
・ドレイン（7a）（7b）の電極を形成するポリシリコン
層である。Ｍは１トランジスタ１キヤパシタから成る１
メモリセルで記憶装置の記憶容量（ビツト数）に応じて
多数マイリクス状に配列されている。コンタクト孔
（８）は隣接した２つのメモリセルＭに共通に且つ境界
部に設けられている。
１図（ａ）は本発明の一実施例による１トランジスタ型
ダイナミツクメモリセルの平面図で、第１図（ｂ）はそ
のＡ−Ｂにおける断面図である。第１図において、（1
1）は溝掘り領域、（21）は第１の容量MC1のシリコン基
板側電極となる高濃度のＰ型領域、（22）は記憶端子と
なる第１のポリシリコン電極、（24）は第２の容量MC2
の誘電体を形成するキヤパシタ絶縁膜、（５）は第２の
容量MC2の対向電極となる第２のポリシリコン電極であ
るセルプレート電極、（7a）（7b）はアクセストランジ
スタATのソース・ドレイン領域、（6a）はアクセストラ
ンジスタATのゲート電極、（100a）（100b）はポリシリ
コン電極（22）と同一のポリシリコン層であり、ソース
・ドレイン（7a）（7b）の電極を形成するポリシリコン
層である。Ｍは１トランジスタ１キヤパシタから成る１
メモリセルで記憶装置の記憶容量（ビツト数）に応じて
多数マイリクス状に配列されている。コンタクト孔
（８）は隣接した２つのメモリセルＭに共通に且つ境界
部に設けられている。
半導体記憶装置の動作中、基板（１），（21）は図示
しない基板電位発生回路により０〜−３〔Ｖ〕の負電圧
に保持され、セルプレート（５）は0,1/2Vcc,Vcc（Vcc
は電源電圧）等の０または正電位の一定値に保持され
る。
しない基板電位発生回路により０〜−３〔Ｖ〕の負電圧
に保持され、セルプレート（５）は0,1/2Vcc,Vcc（Vcc
は電源電圧）等の０または正電位の一定値に保持され
る。
このメモリセルは、シリコン基板（１）に溝（11）を
掘つた後溝の底面及び側面を酸化するなどして形成され
た第１のキヤパシタ絶縁膜（４）をはさんで、Ｐ＋領域
（21）と第１ポリシリコン電極（22）とにより第１のメ
モリ容量MC1を形成し、さらに第１のポリシリコン電極
（22）の表面を酸化するなどして形成された第２のキヤ
パシタ絶縁膜（24）をはさんで、第１のポリシリコン電
極（22）と第２のポリシリコン電極（５）とにより第２
のメモリ容量MC2を形成し、これを第１のメモリ容量MC1
の上部に積み上げる構造となつている。記憶端子となる
第１のポリシリコン電極（22）の形成と同時に、ポリシ
リコン層（100）が形成され、次にポリシリコン層（10
0）に不純物イオンを注入し、その後ゲート電極（6a）
の底部が形成されるべき部分のポリシリコン層（100）
を除去し、然る後熱処理によるポリシリコン層（100）
からの不純物拡散により読み出し，書き込みトランジス
タのソース・ドレイン領域（７）が形成される。従つ
て、記憶端子（22）とトランジスタのＮ＋領域（７）と
は同一の層（100）を介して継がつていることになり、
コンタクト孔等の余分の面積を必要とせず、記憶端子
（22）に蓄えられた電荷が、アクセストランジスタATの
ソース・ドレイン領域（7a）（7b）を介してビツト線
（９）に読み出される。
掘つた後溝の底面及び側面を酸化するなどして形成され
た第１のキヤパシタ絶縁膜（４）をはさんで、Ｐ＋領域
（21）と第１ポリシリコン電極（22）とにより第１のメ
モリ容量MC1を形成し、さらに第１のポリシリコン電極
（22）の表面を酸化するなどして形成された第２のキヤ
パシタ絶縁膜（24）をはさんで、第１のポリシリコン電
極（22）と第２のポリシリコン電極（５）とにより第２
のメモリ容量MC2を形成し、これを第１のメモリ容量MC1
の上部に積み上げる構造となつている。記憶端子となる
第１のポリシリコン電極（22）の形成と同時に、ポリシ
リコン層（100）が形成され、次にポリシリコン層（10
0）に不純物イオンを注入し、その後ゲート電極（6a）
の底部が形成されるべき部分のポリシリコン層（100）
を除去し、然る後熱処理によるポリシリコン層（100）
からの不純物拡散により読み出し，書き込みトランジス
タのソース・ドレイン領域（７）が形成される。従つ
て、記憶端子（22）とトランジスタのＮ＋領域（７）と
は同一の層（100）を介して継がつていることになり、
コンタクト孔等の余分の面積を必要とせず、記憶端子
（22）に蓄えられた電荷が、アクセストランジスタATの
ソース・ドレイン領域（7a）（7b）を介してビツト線
（９）に読み出される。
こうして、第１ポリシリコン電極をシリコン基板に接
続するためのコンタクト孔を作る必要のない本実施例に
よるメモリセルでは、メモリセルの占有面積を大幅に縮
小することが可能になる。また、第６図に示したコンタ
クト孔を有する従来のメモリセルでは、キヤパシタ絶縁
膜（４）にコンタクト孔を開ける必要があることから、
上述したようにキヤパシタ絶縁膜の電気的信頼性が著し
く劣化されるという不都合が生じていたが、本発明の構
造を用いれば、キヤパシタ絶縁膜（４）を形成した後す
ぐに第１のポリシリコン電極（22）（100）を堆積し、
キヤパシタ絶縁膜（４）を保護してしまうので、そのよ
うな不都合は完全に取り除くことができる。
続するためのコンタクト孔を作る必要のない本実施例に
よるメモリセルでは、メモリセルの占有面積を大幅に縮
小することが可能になる。また、第６図に示したコンタ
クト孔を有する従来のメモリセルでは、キヤパシタ絶縁
膜（４）にコンタクト孔を開ける必要があることから、
上述したようにキヤパシタ絶縁膜の電気的信頼性が著し
く劣化されるという不都合が生じていたが、本発明の構
造を用いれば、キヤパシタ絶縁膜（４）を形成した後す
ぐに第１のポリシリコン電極（22）（100）を堆積し、
キヤパシタ絶縁膜（４）を保護してしまうので、そのよ
うな不都合は完全に取り除くことができる。
また、本実施例のメモリセルでは、シリコン基板
（１）に形成した溝の側壁を利用してキヤパシタの表面
積を実効的に大きくするとともに、第２図の等価回路か
ら明らかなように、記憶端子となる第１ポリシリコン電
極（22）の上下に各々シリコン基板（21），第２ポリシ
リコン電極（５）を対向電極とする第1,第２のメモリ容
量MC1,MC2が形成されているので、メモリ容量が飛躍的
に増大する。例えば、シリコン基板（21）上のキヤパシ
タ絶縁膜（４）の厚さと、第１ポリシリコン電極（22）
上のキヤパシタ絶縁膜（24）の厚さが同じであれば、記
憶端子（22）からみたメモリ容量は容量MC1,MC2が図示
しない電源を介して並列接続されるため、ほぼ２倍に増
加する。この時、シリコン基板（21）との間に形成する
第１のメモリ容量MC1は、シリコン基板表面（21）の濃
度が低いと、空乏層の拡がりのため容量が低下する。こ
の現象を防止するため、第１のメモリ容量MC1を形成す
るシリコン基板（21）の表面濃度は1018/cm3以上の高濃
度にする必要がある。
（１）に形成した溝の側壁を利用してキヤパシタの表面
積を実効的に大きくするとともに、第２図の等価回路か
ら明らかなように、記憶端子となる第１ポリシリコン電
極（22）の上下に各々シリコン基板（21），第２ポリシ
リコン電極（５）を対向電極とする第1,第２のメモリ容
量MC1,MC2が形成されているので、メモリ容量が飛躍的
に増大する。例えば、シリコン基板（21）上のキヤパシ
タ絶縁膜（４）の厚さと、第１ポリシリコン電極（22）
上のキヤパシタ絶縁膜（24）の厚さが同じであれば、記
憶端子（22）からみたメモリ容量は容量MC1,MC2が図示
しない電源を介して並列接続されるため、ほぼ２倍に増
加する。この時、シリコン基板（21）との間に形成する
第１のメモリ容量MC1は、シリコン基板表面（21）の濃
度が低いと、空乏層の拡がりのため容量が低下する。こ
の現象を防止するため、第１のメモリ容量MC1を形成す
るシリコン基板（21）の表面濃度は1018/cm3以上の高濃
度にする必要がある。
また、このメモリセルでは、第１のメモリ容量の対向
電極となる半導体基板表面（21）は半導体基板（１）と
同じ導電型であるため、隣接するメモリセル間が空乏層
でつながりメモリセル間にリークが発生するという従来
例で述べた問題は全く発生しない。このため、隣接する
メモリセル間の距離は加工限界で決まる最小値まで縮小
することが可能であり、高密度化に対して極めて大きな
メリットを有している。
電極となる半導体基板表面（21）は半導体基板（１）と
同じ導電型であるため、隣接するメモリセル間が空乏層
でつながりメモリセル間にリークが発生するという従来
例で述べた問題は全く発生しない。このため、隣接する
メモリセル間の距離は加工限界で決まる最小値まで縮小
することが可能であり、高密度化に対して極めて大きな
メリットを有している。
さらに、本実施例では記憶端子（22）が半導体基板
（１）から絶縁された構造になつているため、アルフア
粒子等により半導体基板（１）中に発生した電荷が記憶
端子（22）に流れ込み記憶情報が破壊されるというソフ
トエラーの問題もほぼ全面的に解決することができる。
（１）から絶縁された構造になつているため、アルフア
粒子等により半導体基板（１）中に発生した電荷が記憶
端子（22）に流れ込み記憶情報が破壊されるというソフ
トエラーの問題もほぼ全面的に解決することができる。
さらに第３図に示すように、半導体基板（１）のソー
ス・ドレイン領域（100a）を除く表面領域とポリシリコ
ン電極（100a）との電気的接触面積を制限するように表
面領域上にシリコン酸化膜等の絶縁膜（101）を形成
し、この絶縁膜（101）上にコンタクト孔（８）が位置
するようにすることにより、特に面積を大きくすること
なくソース・ドレイン領域（7a）の接合面積を著るしく
小さくすることが可能である。このためアルフア粒子等
により半導体基板（１）中に発生した電荷がソース・ド
レイン領域（7a）に流れ込み記憶情報が破壊されるいわ
ゆるビツト線モードのソフトエラーを極めて小さくする
ことができる。また、ビツト線（９）の寄生容量として
作用するソース・ドレイン（7a）の接合容量も著るしく
小さくなるため 読出信号 （CSはメモリ容量、CBはビツト線容量、VCはメモリセル
に書込まれた電圧）が大きくなり、ノイズに強く、動作
マージンの大きな記憶装置を提供することができる。
ス・ドレイン領域（100a）を除く表面領域とポリシリコ
ン電極（100a）との電気的接触面積を制限するように表
面領域上にシリコン酸化膜等の絶縁膜（101）を形成
し、この絶縁膜（101）上にコンタクト孔（８）が位置
するようにすることにより、特に面積を大きくすること
なくソース・ドレイン領域（7a）の接合面積を著るしく
小さくすることが可能である。このためアルフア粒子等
により半導体基板（１）中に発生した電荷がソース・ド
レイン領域（7a）に流れ込み記憶情報が破壊されるいわ
ゆるビツト線モードのソフトエラーを極めて小さくする
ことができる。また、ビツト線（９）の寄生容量として
作用するソース・ドレイン（7a）の接合容量も著るしく
小さくなるため 読出信号 （CSはメモリ容量、CBはビツト線容量、VCはメモリセル
に書込まれた電圧）が大きくなり、ノイズに強く、動作
マージンの大きな記憶装置を提供することができる。
また、読み出し書き込みトランジスタのゲート長は、
ソース・ドレイン（７）の電極を形成するポリシリコン
電極（100a），（100b）の間隔により決まつてしまうた
め、ゲート電極（６）はポリシリコン電極（100a），
（100b）に乗り上げた構造になり、ゲート電極（６）の
幅を広くとることができるため、ゲート電極（６）の配
線抵抗を低下させることができる。
ソース・ドレイン（７）の電極を形成するポリシリコン
電極（100a），（100b）の間隔により決まつてしまうた
め、ゲート電極（６）はポリシリコン電極（100a），
（100b）に乗り上げた構造になり、ゲート電極（６）の
幅を広くとることができるため、ゲート電極（６）の配
線抵抗を低下させることができる。
さらに、本実施例では、電荷蓄積領域（22）と読み出
し書き込みトランジスタのソース・ドレイン領域（7
a），（7b）の電極を形成するポリシリコン層（100
a），（100b）が同一のポリシリコン層で形成されてい
るため、上記ポリシリコンパターン間に厚い絶縁膜
（２）を埋込むことにより、メモリセルＭ間分離領域を
形成することが可能となる。第４図に示すように、従来
のメモリセルでは、選択酸化法を利用したLOCOS分離法
が広範に用いられてきたが、酸化膜の横方向成長による
バーズ・ビークの発生が避けられず、素子間分離領域の
幅を狭くするのに限界があつた。本実施例では、ポリシ
リコン層のパターン（22），（100）を形成したあと、
ポリシリコン層のない領域に、イオン注入法などを用い
て、基板濃度を濃くする不純物ドーピング領域（３）を
形成し、さらに、ポリシリコン層のない領域に、酸化膜
などの絶縁膜（２）を埋込んで素子分離領域を形成す
る。この素子分離領域形成法では、バーズ・ビークが全
く発生しないため、写真製版技術で決まる最小寸法まで
分離領域の幅を狭くすることが可能であり、記憶装置の
高密度化に極めて大きな効果を発揮する。
し書き込みトランジスタのソース・ドレイン領域（7
a），（7b）の電極を形成するポリシリコン層（100
a），（100b）が同一のポリシリコン層で形成されてい
るため、上記ポリシリコンパターン間に厚い絶縁膜
（２）を埋込むことにより、メモリセルＭ間分離領域を
形成することが可能となる。第４図に示すように、従来
のメモリセルでは、選択酸化法を利用したLOCOS分離法
が広範に用いられてきたが、酸化膜の横方向成長による
バーズ・ビークの発生が避けられず、素子間分離領域の
幅を狭くするのに限界があつた。本実施例では、ポリシ
リコン層のパターン（22），（100）を形成したあと、
ポリシリコン層のない領域に、イオン注入法などを用い
て、基板濃度を濃くする不純物ドーピング領域（３）を
形成し、さらに、ポリシリコン層のない領域に、酸化膜
などの絶縁膜（２）を埋込んで素子分離領域を形成す
る。この素子分離領域形成法では、バーズ・ビークが全
く発生しないため、写真製版技術で決まる最小寸法まで
分離領域の幅を狭くすることが可能であり、記憶装置の
高密度化に極めて大きな効果を発揮する。
なお、上記実施例ではメモリセルＭにＮチヤネル形の
素子を用いたが、Ｐチヤネル形の素子を用いてもよく、
上記実施例と同様の効果を奏することは明らかである。
素子を用いたが、Ｐチヤネル形の素子を用いてもよく、
上記実施例と同様の効果を奏することは明らかである。
以上のように、この発明によれば、シリコン基板に掘
つた溝の側壁を利用してキヤパシタの表面積を実効的に
大きくするとともに、第１のポリシリコン電極からなる
記憶端子の上下に、各々シリコン基板と第２のポリシリ
コン電極とを対向電極とする２つの容量を並列的に設
け、さらに記憶端子となる第１ポリシリコン層と同一の
ポリシリコン層から不純物を導入して、アクセストラン
ジスタのソース・ドレイン領域を形成するようにしたの
で、キヤパシタ絶縁膜の電気的信頼性の劣化を防止する
ことができ、極めて小さな面積で大きなメモリ容量を形
成することができ、また隣接するメモリセル間のリーク
やソフトエラーに強い１トランジスタ型ダイナミツクメ
モリセルを実現することができる効果がある。しかもゲ
ート電極の配線抵抗は増大することもない。
つた溝の側壁を利用してキヤパシタの表面積を実効的に
大きくするとともに、第１のポリシリコン電極からなる
記憶端子の上下に、各々シリコン基板と第２のポリシリ
コン電極とを対向電極とする２つの容量を並列的に設
け、さらに記憶端子となる第１ポリシリコン層と同一の
ポリシリコン層から不純物を導入して、アクセストラン
ジスタのソース・ドレイン領域を形成するようにしたの
で、キヤパシタ絶縁膜の電気的信頼性の劣化を防止する
ことができ、極めて小さな面積で大きなメモリ容量を形
成することができ、また隣接するメモリセル間のリーク
やソフトエラーに強い１トランジスタ型ダイナミツクメ
モリセルを実現することができる効果がある。しかもゲ
ート電極の配線抵抗は増大することもない。
第１図（ａ）（ｂ）はこの発明の一実施例による１トラ
ンジスタ型ダイナミツクメモリセルを示す図、第２図は
第１図に示したメモリセルの等価回路を示す図、第３図
（ａ）（ｂ）はこの発明の他の実施例による１トランジ
スタ型ダイナミツクメモリセルを示す図、第４図（ａ）
（ｂ）はこの発明の素子間分離領域を拡大した図、第５
図（ａ）（ｂ），第６図（ａ）（ｂ）は従来の溝掘り型
ダイナミツクメモリセルを示す図である。 図において、（１）……Ｐ型シリコン基板、（２）……
フイールド酸化膜、（３）……チヤネルストツプＰ＋領
域、（４）……シリコン基板表面のキヤパシタ絶縁膜、
（５）……セルプレート電極、AT……アクセストランジ
スタ、（６）……ワード線、（７）……Ｎ＋領域、
（８）……ビツト線コンタクト孔、（９）……ビツト
線、（11）……溝掘り領域、（21）……Ｐ＋領域、（2
2）……記憶端子となる第１ポリシリコン電極、（24）
……ポリシリコン間のキヤパシタ絶縁膜、（100）……
ソース・ドレインの拡散源となるポリシリコン層、（10
1）……絶縁膜である。 なお、図中同一符号は同一または相当部分を示す。
ンジスタ型ダイナミツクメモリセルを示す図、第２図は
第１図に示したメモリセルの等価回路を示す図、第３図
（ａ）（ｂ）はこの発明の他の実施例による１トランジ
スタ型ダイナミツクメモリセルを示す図、第４図（ａ）
（ｂ）はこの発明の素子間分離領域を拡大した図、第５
図（ａ）（ｂ），第６図（ａ）（ｂ）は従来の溝掘り型
ダイナミツクメモリセルを示す図である。 図において、（１）……Ｐ型シリコン基板、（２）……
フイールド酸化膜、（３）……チヤネルストツプＰ＋領
域、（４）……シリコン基板表面のキヤパシタ絶縁膜、
（５）……セルプレート電極、AT……アクセストランジ
スタ、（６）……ワード線、（７）……Ｎ＋領域、
（８）……ビツト線コンタクト孔、（９）……ビツト
線、（11）……溝掘り領域、（21）……Ｐ＋領域、（2
2）……記憶端子となる第１ポリシリコン電極、（24）
……ポリシリコン間のキヤパシタ絶縁膜、（100）……
ソース・ドレインの拡散源となるポリシリコン層、（10
1）……絶縁膜である。 なお、図中同一符号は同一または相当部分を示す。
Claims (7)
- 【請求項１】１個のトランジスタと１個の容量で１メモ
リセルを構成する半導体記憶装置において、 半導体基板表面に形成された溝の内部にて上記半導体基
板とそれに対向して形成された第１の電極との間に第１
の容量が、 さらに上記第１の電極とその上部に形成された第２の電
極との間に第２の容量が形成され、 上記１メモリセルのメモリ容量が上記第１の容量と第２
の容量の並列容量であり、 記憶端子となる上記第１の電極がポリシリコン層からな
り、読み出し、書き込み用の上記トランジスタのソース
・ドレインが上記ポリシリコン層から不純物が導入され
て形成された不純物領域からなり、かつ上記トランジス
タのゲート電極は、上記ポリシリコン層によってその底
部の両端が規定されつつ、上記ポリシリコン層上に乗り
上げた構造になっていることを特徴とする１トランジス
タ型ダイナミックメモリセル。 - 【請求項２】上記第１の容量を形成する半導体基板中の
上記溝の表面が該半導体基板と同じ導電型を有し、かつ
上記読み出し、書き込み用トランジスタの拡散領域と反
対の導電型を有することを特徴とする特許請求の範囲第
１項に記載の１トランジスタ型ダイナミックメモリセ
ル。 - 【請求項３】上記半導体基板中の上記溝の表面濃度が10
18/cm3以上であることを特徴とする特許請求の範囲第１
項または第２項に記載の１トランジスタ型ダイナミック
メモリセル。 - 【請求項４】１個のトランジスタと１個の容量で１メモ
リセルを構成する半導体記憶装置において、 半導体基板表面に形成された溝の内部にて上記半導体基
板とそれに対向して形成された第１の電極との間に第１
の容量が、 さらに上記第１の電極とその上部に形成された第２の電
極との間に第２の容量が形成され、 上記１メモリセルのメモリ容量が上記第１の容量と第２
の容量の並列容量であり、 上記ポリシリコン層とビット線を形成する配線とのコン
タクトが絶縁膜上に形成され、 記憶端子となる上記第１の電極がポリシリコン層からな
り、読み出し、書き込み用の上記トランジスタのソース
・ドレインが上記ポリシリコン層から不純物が導入され
て形成された不純物領域からなり、かつ上記トランジス
タのゲート電極は、上記ポリシリコン層によってその底
部の両端が規定されつつ、上記ポリシリコン層上に乗り
上げた構造になっていることを特徴とする１トランジス
タ型ダイナミックメモリセル。 - 【請求項５】上記第１の容量を形成する半導体基板中の
上記溝の表面が該半導体基板と同じ導電型を有し、かつ
上記読み出し、書き込み用トランジスタの拡散領域と反
対の導電型を有することを特徴とする特許請求の範囲第
４項に記載の１トランジスタ型ダイナミックメモリセ
ル。 - 【請求項６】上記半導体基板中の上記溝の表面濃度が10
18/cm3以上であることを特徴とする特許請求の範囲第４
項または第５項に記載の１トランジスタ型ダイナミック
メモリセル。 - 【請求項７】１個のトランジスタと１個の容量で１メモ
リセルを構成する半導体記憶装置において、 半導体基板表面に形成された溝の内部にて上記半導体基
板とそれに対向して形成された第１の電極との間に第１
の容量が、 さらに上記第１の電極とその上部に形成された第２の電
極との間に第２の容量が形成され、 上記１メモリセルのメモリ容量が上記第１の容量と第２
の容量の並列容量であり、 記憶端子となる上記第１の電極がポリシリコン層からな
り、読み出し、書き込み用の上記トランジスタのソース
・ドレインが上記ポリシリコン層から不純物が導入され
て形成された不純物領域からなり、かつ上記トランジス
タのゲート電極は、上記ポリシリコン層によってその底
部の両端が規定されつつ、上記ポリシリコン層上に乗り
上げた構造になっており、 上記第１の電極パターン同志の間に厚い絶縁膜を形成
し、割譲器絶縁膜下の基板濃度を高くしたメモリセル間
分離領域を有することを特徴とする１トランジスタ型ダ
イナミックメモリセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122024A JP2554332B2 (ja) | 1987-05-19 | 1987-05-19 | １トランジスタ型ダイナミツクメモリセル |
| US07/158,323 US4855953A (en) | 1987-02-25 | 1988-02-19 | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same |
| US07/793,971 US5250458A (en) | 1987-02-25 | 1991-11-18 | Method for manufacturing semiconductor memory device having stacked memory capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122024A JP2554332B2 (ja) | 1987-05-19 | 1987-05-19 | １トランジスタ型ダイナミツクメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63287054A JPS63287054A (ja) | 1988-11-24 |
| JP2554332B2 true JP2554332B2 (ja) | 1996-11-13 |
Family
ID=14825699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122024A Expired - Fee Related JP2554332B2 (ja) | 1987-02-25 | 1987-05-19 | １トランジスタ型ダイナミツクメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554332B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792878B2 (ja) * | 1989-01-17 | 1998-09-03 | 三洋電機株式会社 | 半導体記憶装置及びその製造方法 |
| US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| JP2015082564A (ja) | 2013-10-22 | 2015-04-27 | ソニー株式会社 | メモリセル構造、メモリ製造方法、メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627153A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体メモリ |
-
1987
- 1987-05-19 JP JP62122024A patent/JP2554332B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63287054A (ja) | 1988-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4630088A (en) | MOS dynamic ram | |
| US5017981A (en) | Semiconductor memory and method for fabricating the same | |
| US4355374A (en) | Semiconductor memory device | |
| EP0175378A2 (en) | Dynamic random access memory (DRAM) | |
| US4855953A (en) | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same | |
| US4646118A (en) | Semiconductor memory device | |
| JPS5832789B2 (ja) | 半導体メモリ | |
| JP3272979B2 (ja) | 半導体装置 | |
| KR940010833B1 (ko) | 다이나믹형 반도체메모리 | |
| JP2621181B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| US5250458A (en) | Method for manufacturing semiconductor memory device having stacked memory capacitors | |
| JPS60189964A (ja) | 半導体メモリ | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| JPS6155258B2 (ja) | ||
| US6911687B1 (en) | Buried bit line-field isolation defined active semiconductor areas | |
| US4471368A (en) | Dynamic RAM memory and vertical charge coupled dynamic storage cell therefor | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| EP0266572A1 (en) | Semiconductor memory device having a plurality of memory cells of single transistor type | |
| JPH077823B2 (ja) | 半導体集積回路装置 | |
| EP0194682B1 (en) | Semiconductor memory device | |
| JPS61140171A (ja) | 半導体記憶装置 | |
| JP2645008B2 (ja) | 半導体記憶装置 | |
| JPS63209159A (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JPH0321103B2 (ja) | ||
| JPS63209158A (ja) | １トランジスタ型ダイナミツクメモリセル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |