JPS63209158A - １トランジスタ型ダイナミツクメモリセル - Google Patents
１トランジスタ型ダイナミツクメモリセルInfo
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- JPS63209158A JPS63209158A JP62043423A JP4342387A JPS63209158A JP S63209158 A JPS63209158 A JP S63209158A JP 62043423 A JP62043423 A JP 62043423A JP 4342387 A JP4342387 A JP 4342387A JP S63209158 A JPS63209158 A JP S63209158A
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- G11C—STATIC STORES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、小さなメモリセル面積の中で大きなメモリ
容量を確保できる構造を有するｌトランジスタ型ダイナ
ミックメモリセルに関するものである。
容量を確保できる構造を有するｌトランジスタ型ダイナ
ミックメモリセルに関するものである。
１トランジスタ型ダイナミツクメモリはその構造が簡単
で高密度化に向いているため、４にビソトから１Ｍビッ
トに至るまで広く用られてきた。
で高密度化に向いているため、４にビソトから１Ｍビッ
トに至るまで広く用られてきた。
従来は、ｍｉｌ［Ｉ加工技術と絶縁膜等の８Ｆ膜化によ
ってメモリキャパシタの容量の確保が行なわれてきた。
ってメモリキャパシタの容量の確保が行なわれてきた。
しかし、微細加工と薄膜化には限界があり、限られたセ
ル面積の中でより多くのメモリキャパシタ容量を確保す
るために種々のメモリセルが提案されている。第３図は
、例えばアイイーイーイー トランザクションズ エレ
クトロン デバイシーズ第ＥＤ −３１巻、７４８〜７
５３頁（ＩＥＥＥ、Ｔｒａｎｓ。
ル面積の中でより多くのメモリキャパシタ容量を確保す
るために種々のメモリセルが提案されている。第３図は
、例えばアイイーイーイー トランザクションズ エレ
クトロン デバイシーズ第ＥＤ −３１巻、７４８〜７
５３頁（ＩＥＥＥ、Ｔｒａｎｓ。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、ｖｏｌ、 ＨＤ
−３１のｐｐ、７４６〜７５３ ）に“ア コルゲーテ
インド キャパシターセル”（＾Ｃｏｒｒｕｇａｔｅｄ
Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ （ＣＣＣ） ”
）としてＨ，スナミ（Ｈ６Ｓｕｎａｍｉ）等により示
されている溝堀り型のメモリセルであり、第３図（ａ）
は平面図、（ｂ）は（ａｌのＡ−Ｈにおける断面図を示
している。
−３１のｐｐ、７４６〜７５３ ）に“ア コルゲーテ
インド キャパシターセル”（＾Ｃｏｒｒｕｇａｔｅｄ
Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ （ＣＣＣ） ”
）としてＨ，スナミ（Ｈ６Ｓｕｎａｍｉ）等により示
されている溝堀り型のメモリセルであり、第３図（ａ）
は平面図、（ｂ）は（ａｌのＡ−Ｈにおける断面図を示
している。
図において、１はＰ形シリコン基板、２は素子間分離用
のフィールド酸化膜、３は素子間分離用のチャネルスト
ップＰ十領域、４はキャパシタ絶縁膜、５はメモリ容量
の対向電極を構成するセルプレート電極、６はワード線
信号が印加されるアクセストランジスタを構成するワー
ド線、７はビット線に接続されるＮ十領域、８はコンタ
クト孔、９はビット線を構成する金属配線、ｌＯはメモ
リセル記憶端子を構成するシリコン基板１と反対導電型
であるＮ型領域あるいはＮ十領域、１１は溝堀り領域で
ある。このメモリセルは、半導体基板中に溝を構成し、
その側面部もメモリ容量として利用することにより実質
的な面積の増加を図ろうとするものである。
のフィールド酸化膜、３は素子間分離用のチャネルスト
ップＰ十領域、４はキャパシタ絶縁膜、５はメモリ容量
の対向電極を構成するセルプレート電極、６はワード線
信号が印加されるアクセストランジスタを構成するワー
ド線、７はビット線に接続されるＮ十領域、８はコンタ
クト孔、９はビット線を構成する金属配線、ｌＯはメモ
リセル記憶端子を構成するシリコン基板１と反対導電型
であるＮ型領域あるいはＮ十領域、１１は溝堀り領域で
ある。このメモリセルは、半導体基板中に溝を構成し、
その側面部もメモリ容量として利用することにより実質
的な面積の増加を図ろうとするものである。
従来の改良されたダイナミックメモリセルは以上のよう
に構成されているため、さらに高集積化を図るためには
溝堀り領域１１ａとｌｌｂ間の間隔をつめなければなら
ない、そのため、対向する記憶端子１０ａと１０ｂ間の
間隔がつまり、側面に生じる空乏層がつながり、隣り合
うメモリセル間にリークが発生し、記憶された情報が破
壊されるという問題があり、必ずしも高集積化には対応
できないという欠点があった。
に構成されているため、さらに高集積化を図るためには
溝堀り領域１１ａとｌｌｂ間の間隔をつめなければなら
ない、そのため、対向する記憶端子１０ａと１０ｂ間の
間隔がつまり、側面に生じる空乏層がつながり、隣り合
うメモリセル間にリークが発生し、記憶された情報が破
壊されるという問題があり、必ずしも高集積化には対応
できないという欠点があった。
従来のダイナミックメモリセルは以上のように構成され
ているため、必ずしも高集積化に対応できないという問
題点があった。また、記憶端子が半導体基板内にあるた
め、アルファ線等により発生したキャリアが記憶端子に
流れ込み、記憶情報が破壊されるというソフトエラーの
問題もあった。
ているため、必ずしも高集積化に対応できないという問
題点があった。また、記憶端子が半導体基板内にあるた
め、アルファ線等により発生したキャリアが記憶端子に
流れ込み、記憶情報が破壊されるというソフトエラーの
問題もあった。
この発明は上記のような問題点を解消するためになされ
たもので、縮小されたメモリセルの中で充分なメモリ容
量を確保することができ、隣接するメモリセル間のリー
クの増大をも避けることのできる高集積化に通した１ト
ランジスタ形グイナミソクメモリセルを得ることを目的
とする。
たもので、縮小されたメモリセルの中で充分なメモリ容
量を確保することができ、隣接するメモリセル間のリー
クの増大をも避けることのできる高集積化に通した１ト
ランジスタ形グイナミソクメモリセルを得ることを目的
とする。
この発明にがかるｌトランジスタ型ダイナミックメモリ
セルは、シリコン基板に形成した溝の内部において、シ
リコン基板と溝の内部に形成したポリシリコンとで形成
される容量のうえに、さらにポリシリコンとポリシリコ
ンとで形成される容量を禎み上げ、２つの容量を並列的
に用いることにより、縮小されたメモリセルの中で充分
なメモリ容量を確保できるようにしたものである。
セルは、シリコン基板に形成した溝の内部において、シ
リコン基板と溝の内部に形成したポリシリコンとで形成
される容量のうえに、さらにポリシリコンとポリシリコ
ンとで形成される容量を禎み上げ、２つの容量を並列的
に用いることにより、縮小されたメモリセルの中で充分
なメモリ容量を確保できるようにしたものである。
この発明にかかるメモリセルにおいては、半導体基板に
溝を堀ってこの溝の内部にシリコン基板と第１のポリシ
リコンとで第１の容量を形成し、さらに第１のポリシリ
コンと対向する第２のポリシリコンとの間に第２の容量
を形成し、第１のポリシリコン電極を記憶端子として、
読み出し、書き込みトランジスタに接続するようにした
ので、２つの容量が並列的に作用し、また記憶端子が基
板から分離されているため、隣り合うメモリセル間のリ
ークやソフトエラーに強い構造になる。
溝を堀ってこの溝の内部にシリコン基板と第１のポリシ
リコンとで第１の容量を形成し、さらに第１のポリシリ
コンと対向する第２のポリシリコンとの間に第２の容量
を形成し、第１のポリシリコン電極を記憶端子として、
読み出し、書き込みトランジスタに接続するようにした
ので、２つの容量が並列的に作用し、また記憶端子が基
板から分離されているため、隣り合うメモリセル間のリ
ークやソフトエラーに強い構造になる。
以下、この発明の一実施例を図について説明する。第１
図（ａｌは本発明の一実施例によるメモリセルを示す平
面図で、第１図（ｂｌはＡ−Ｈにおける断面図を示す。
図（ａｌは本発明の一実施例によるメモリセルを示す平
面図で、第１図（ｂｌはＡ−Ｈにおける断面図を示す。
第１図において、１１は溝堀り領域、２１は第１の容量
のシリコン基板側電極となる高濃度のＰ壁領域、２２は
記憶端子となる第１のポリシリコン電極、２３は第１の
ポリシリコン電極をシリコン基板に接続するためのコン
タクト領域、２４は第２の容量を形成するキャパシタ絶
縁膜、５は第２の容量の対向電極となる第２ポリシリコ
ン電極であるセルプレート電極、７ａ、７ｂはアクセス
トランジスタＡＴのソース、ドレイン領域である。
のシリコン基板側電極となる高濃度のＰ壁領域、２２は
記憶端子となる第１のポリシリコン電極、２３は第１の
ポリシリコン電極をシリコン基板に接続するためのコン
タクト領域、２４は第２の容量を形成するキャパシタ絶
縁膜、５は第２の容量の対向電極となる第２ポリシリコ
ン電極であるセルプレート電極、７ａ、７ｂはアクセス
トランジスタＡＴのソース、ドレイン領域である。
このメモリセルは、シリコン基板１に溝１１を堀ったあ
と、溝の底面及び側面を酸化するなどして形成された第
１のキャパシタ絶縁膜４をはさんでＰ中領域２１と第１
ポリシリコン電極２２とにより第１のメモリ容量を形成
し、さらに第１のポリシリコン電極２２の表面を酸化す
るなどして形成された第２のキャパシタ絶縁膜２４をは
さんで、第１のポリシリコン電極２２と第２のポリシリ
コン電極５とにより第２のメモリ容量を形成し、これを
第１のメモリ容量の上部に積み上げる構造になっている
。記憶端子となる第１のポリシリコン電極２２は、コン
タクト２３を介してアクセストランジスタＡＴのＮ中領
域７ｂと接続されており、第１のポリシリコン電極２２
に貯えられた電荷は、アクセストランジスタＡＴのソー
ス、ドレイン７ａ、７ｂを介してビット線９に読み出さ
れる。
と、溝の底面及び側面を酸化するなどして形成された第
１のキャパシタ絶縁膜４をはさんでＰ中領域２１と第１
ポリシリコン電極２２とにより第１のメモリ容量を形成
し、さらに第１のポリシリコン電極２２の表面を酸化す
るなどして形成された第２のキャパシタ絶縁膜２４をは
さんで、第１のポリシリコン電極２２と第２のポリシリ
コン電極５とにより第２のメモリ容量を形成し、これを
第１のメモリ容量の上部に積み上げる構造になっている
。記憶端子となる第１のポリシリコン電極２２は、コン
タクト２３を介してアクセストランジスタＡＴのＮ中領
域７ｂと接続されており、第１のポリシリコン電極２２
に貯えられた電荷は、アクセストランジスタＡＴのソー
ス、ドレイン７ａ、７ｂを介してビット線９に読み出さ
れる。
このメモリセルは、シリコン基板に形成した溝の側壁を
利用してキャパシタの表面積を実効的に大きくするとと
もに、第２図の等価回路から明らかなように、記憶端子
となる第１ポリシリコン電極の上下に、各々シリコン基
板、第２ポリシリコン電極を対向電極とする第１．第２
のメモリ容量ＭＣＩ、ＭＣ２が形成されているので、メ
モリ容量が飛躍的に増大する。例えばシリコン基板上の
キャパシタ絶縁膜４の厚さと、第１ポリシリコン電極上
のキャパシタ絶縁膜２４の厚さが同じであれば、メモリ
容量はほぼ２倍に増加する。この時、シリコン基板との
間に形成する第１のメモリ容量は、シリコン基板表面の
濃度が低いと、空乏層の拡がりのため容量が低下する。
利用してキャパシタの表面積を実効的に大きくするとと
もに、第２図の等価回路から明らかなように、記憶端子
となる第１ポリシリコン電極の上下に、各々シリコン基
板、第２ポリシリコン電極を対向電極とする第１．第２
のメモリ容量ＭＣＩ、ＭＣ２が形成されているので、メ
モリ容量が飛躍的に増大する。例えばシリコン基板上の
キャパシタ絶縁膜４の厚さと、第１ポリシリコン電極上
のキャパシタ絶縁膜２４の厚さが同じであれば、メモリ
容量はほぼ２倍に増加する。この時、シリコン基板との
間に形成する第１のメモリ容量は、シリコン基板表面の
濃度が低いと、空乏層の拡がりのため容量が低下する。
この現象を防止するため、第１のメモリ容量を形成する
シリコン基板の表面濃度は、１０’／ｃｍ３以上の高濃
度にする必要がある。
シリコン基板の表面濃度は、１０’／ｃｍ３以上の高濃
度にする必要がある。
また、このメモリセルは、第１のメモリ容量の対向電極
となる半導体基板表面２１は、半導体基板１と同じ導電
型であり、該基板との間にＰＮ接合を形成することはな
いため、隣接するメモリセル間が空乏層でつながりメモ
リセル間にリークが発生するという従来例で述べた問題
は全く発生しない。このため、隣接するメモリセル間の
距離は加工限界で決まる最小値まで縮小することが可能
であり、高密度化に対して極めて大きなメリットを有し
ている。
となる半導体基板表面２１は、半導体基板１と同じ導電
型であり、該基板との間にＰＮ接合を形成することはな
いため、隣接するメモリセル間が空乏層でつながりメモ
リセル間にリークが発生するという従来例で述べた問題
は全く発生しない。このため、隣接するメモリセル間の
距離は加工限界で決まる最小値まで縮小することが可能
であり、高密度化に対して極めて大きなメリットを有し
ている。
さらに、記憶端子が半導体基板から絶縁された構造にな
っているため、アルファ粒子等により半導体基板中に発
生した電荷が、記憶端子に流れ込み、記憶情報を破壊す
るというソフトエラーの問題もほぼ全面的に解決するこ
とができる。
っているため、アルファ粒子等により半導体基板中に発
生した電荷が、記憶端子に流れ込み、記憶情報を破壊す
るというソフトエラーの問題もほぼ全面的に解決するこ
とができる。
なお、上記実施例ではメモリセルにＮチャネル形の素子
を用いたが、Ｐチャネル形の素子を用いでも同様の効果
を奏することは明らかである。
を用いたが、Ｐチャネル形の素子を用いでも同様の効果
を奏することは明らかである。
以上のように、この発明によれは、シリコン基板に堀っ
た溝の側壁を利用してキャパシタの表面積を実効的に大
きくするとともに、第１のポリシリコン電極からなる記
憶端子の上下に、各々シリコン基板と第２ポリシリコン
電極とを対向電極とする２つの容量を形成し、これらを
並列的に使用するようにしたので、小さな面積で大きな
メモリ容量を形成でき、また隣接するメモリセル間のリ
ークやソフトエラーに強いメモリセルを実現できる効果
がある。
た溝の側壁を利用してキャパシタの表面積を実効的に大
きくするとともに、第１のポリシリコン電極からなる記
憶端子の上下に、各々シリコン基板と第２ポリシリコン
電極とを対向電極とする２つの容量を形成し、これらを
並列的に使用するようにしたので、小さな面積で大きな
メモリ容量を形成でき、また隣接するメモリセル間のリ
ークやソフトエラーに強いメモリセルを実現できる効果
がある。
第１図はこの発明の一実施例による１トランジスタ型グ
イナミソクメモリセルを示す平面図および断面図、第２
図は第１図に示したメモリセルの等価回路図、第３図は
従来の溝堀り型ダイナミックメモリセルを示す平面図お
よび断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・チャネルストップＰ十領域、４・・・シリコ
ン基板表面のキャパシタ絶縁膜、５・・・セルプレート
電極、ＡＴ・・・アクセストランジスタ、６・・・ワー
ド線、７・・・Ｎ十領域、８・・・ビット線コンタクト
孔、９・・・ビット線、１０・・・記憶端子となるＮ十
領域又は反転層、１１・・・溝堀り領域、２１・・・ｐ
ａｓ域、２２・・・記憶端子となる第１ポリシリコン電
極、２３・・・記憶端子をアクセストランジスタに接続
スる：１７タクト、２４・・・ポリシリコン間のキャパ
シタ絶縁膜。 なお図中同一符号は同−又は相当部分を示す。
イナミソクメモリセルを示す平面図および断面図、第２
図は第１図に示したメモリセルの等価回路図、第３図は
従来の溝堀り型ダイナミックメモリセルを示す平面図お
よび断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・チャネルストップＰ十領域、４・・・シリコ
ン基板表面のキャパシタ絶縁膜、５・・・セルプレート
電極、ＡＴ・・・アクセストランジスタ、６・・・ワー
ド線、７・・・Ｎ十領域、８・・・ビット線コンタクト
孔、９・・・ビット線、１０・・・記憶端子となるＮ十
領域又は反転層、１１・・・溝堀り領域、２１・・・ｐ
ａｓ域、２２・・・記憶端子となる第１ポリシリコン電
極、２３・・・記憶端子をアクセストランジスタに接続
スる：１７タクト、２４・・・ポリシリコン間のキャパ
シタ絶縁膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）１個のトランジスタと１個の容量で１ビットを構
成する半導体記憶装置において、 半導体表面に形成された溝の内部において半導体基板と
該溝の内部に形成された第１の電極との間に第１の容量
が形成され、 上記第１の電極とそれに対向して形成された第２の電極
との間に第２の容量が形成され、 １ビットのメモリ容量が上記第１の容量と第２の容量の
並列容量であり、 記憶端子となる上記第１の電極が読み出し、書き込み用
の上記トランジスタに接続されていることを特徴とする
１トランジスタ型ダイナミックメモリセル。 - （２）上記第１の電極および第２の電極が、ポリシリコ
ンからなることを特徴とする特許請求の範囲第１項記載
の１トランジスタ型ダイナミックメモリセル。 - （３）上記第１の容量を形成する半導体基板の溝の底面
及び側面が該半導体基板と同じ導電型を有し、かつ読み
出し、書き込み用の上記トランジスタのソース・ドレイ
ン領域と反対の導電型を有することを特徴とする特許請
求の範囲第１項記載の１トランジスタ型ダイナミックメ
モリセル。 - （４）上記第１の容量を形成する半導体基板の溝の底面
及び側面の表面濃度が１０＾１＾８／ｃｍ＾３以上であ
ることを特徴とする特許請求の範囲第３項記載の１トラ
ンジスタ型ダイナミックメモリセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043423A JPS63209158A (ja) | 1987-02-25 | 1987-02-25 | １トランジスタ型ダイナミツクメモリセル |
| US07/158,323 US4855953A (en) | 1987-02-25 | 1988-02-19 | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same |
| US07/793,971 US5250458A (en) | 1987-02-25 | 1991-11-18 | Method for manufacturing semiconductor memory device having stacked memory capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043423A JPS63209158A (ja) | 1987-02-25 | 1987-02-25 | １トランジスタ型ダイナミツクメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209158A true JPS63209158A (ja) | 1988-08-30 |
Family
ID=12663289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043423A Pending JPS63209158A (ja) | 1987-02-25 | 1987-02-25 | １トランジスタ型ダイナミツクメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041887A (en) * | 1989-05-15 | 1991-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5156993A (en) * | 1990-08-17 | 1992-10-20 | Industrial Technology Research Institute | Fabricating a memory cell with an improved capacitor |
| JPH0765573A (ja) * | 1993-06-30 | 1995-03-10 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセル |
-
1987
- 1987-02-25 JP JP62043423A patent/JPS63209158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041887A (en) * | 1989-05-15 | 1991-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5156993A (en) * | 1990-08-17 | 1992-10-20 | Industrial Technology Research Institute | Fabricating a memory cell with an improved capacitor |
| JPH0765573A (ja) * | 1993-06-30 | 1995-03-10 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセル |
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