JPS63211668A - １トランジスタ型ダイナミツクメモリセル - Google Patents
１トランジスタ型ダイナミツクメモリセルInfo
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- JPS63211668A JPS63211668A JP62044275A JP4427587A JPS63211668A JP S63211668 A JPS63211668 A JP S63211668A JP 62044275 A JP62044275 A JP 62044275A JP 4427587 A JP4427587 A JP 4427587A JP S63211668 A JPS63211668 A JP S63211668A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、小さなメモリセル面積の中で大きなメモリ
容量を確保できる構造を有する１トランジスタ型ダイナ
ミックメモリセルに関するものである。
容量を確保できる構造を有する１トランジスタ型ダイナ
ミックメモリセルに関するものである。
１トランジスタ型ダイナミツクメモリはその構造が簡単
で高密度化に向いているため、４にビットから１Ｍビッ
トに至るまで広く用いられてきた。
で高密度化に向いているため、４にビットから１Ｍビッ
トに至るまで広く用いられてきた。
従来は、微細加工技術と絶縁膜等の薄膜化によってメモ
リキャパシタの容量の確保が行なわれてきた。しかし、
微細′加工と薄膜化には限界があり、限られたセル面積
の中でより多くのメモリキャパシタ容量を確保するため
に種々のメモリセルが提案されている。第３図は、例え
ばアイイーイーイー トランザクションズ エレクトロ
ン デパ゛イシーズ、第ＥＤ −３１巻、７４６〜７５
３頁（ＩＥＥＥ＋ Ｔｒａｎｓ。
リキャパシタの容量の確保が行なわれてきた。しかし、
微細′加工と薄膜化には限界があり、限られたセル面積
の中でより多くのメモリキャパシタ容量を確保するため
に種々のメモリセルが提案されている。第３図は、例え
ばアイイーイーイー トランザクションズ エレクトロ
ン デパ゛イシーズ、第ＥＤ −３１巻、７４６〜７５
３頁（ＩＥＥＥ＋ Ｔｒａｎｓ。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、ｖｏｌ、 ＥＤ
−３１ｒ ｐｐ、７４６〜７５３ ）に“ア コルゲー
テインド キャパシターセル”（” Ａ Ｃｏｒｒｕｇ
ａｔｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ （ＣＣＣ
） ″）としてＨ，スナミ （Ｈ，Ｓｕｎａｍｉ）等
により示されている溝堀り型のメモリセルであり、第３
図（ａ）は平面図、ｆｂ）はそのＡ−Ｂにおける断面図
を示している。
−３１ｒ ｐｐ、７４６〜７５３ ）に“ア コルゲー
テインド キャパシターセル”（” Ａ Ｃｏｒｒｕｇ
ａｔｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ （ＣＣＣ
） ″）としてＨ，スナミ （Ｈ，Ｓｕｎａｍｉ）等
により示されている溝堀り型のメモリセルであり、第３
図（ａ）は平面図、ｆｂ）はそのＡ−Ｂにおける断面図
を示している。
図において、１はＰ形シリコン基板、２は素子間分離用
のフィールド酸化膜、３は素子間分離用のチャネルスト
ップＰ十領域、４はキャパシタ絶縁膜、５はメモリ容量
の対向電極を構成するセルプレート電極、６はワード線
信号が印加されるアクセストランジスタを構成するワー
ド線、７はビット線に接続されるＮ十領域、８はコンタ
クト孔、９はビット線を構成する全屈配線、１０はメモ
リセルの記憶端子を構成するシリコン基板１と反対導電
型であるＮ型領域あるいはＮ十領域、１１は溝堀り領域
である。このメモリセルは、半導体基板中に溝を形成し
、その側面部もメモリ容量として利用することにより実
質′的な面積の増加を図ろうとするものである。
のフィールド酸化膜、３は素子間分離用のチャネルスト
ップＰ十領域、４はキャパシタ絶縁膜、５はメモリ容量
の対向電極を構成するセルプレート電極、６はワード線
信号が印加されるアクセストランジスタを構成するワー
ド線、７はビット線に接続されるＮ十領域、８はコンタ
クト孔、９はビット線を構成する全屈配線、１０はメモ
リセルの記憶端子を構成するシリコン基板１と反対導電
型であるＮ型領域あるいはＮ十領域、１１は溝堀り領域
である。このメモリセルは、半導体基板中に溝を形成し
、その側面部もメモリ容量として利用することにより実
質′的な面積の増加を図ろうとするものである。
従来の改良されたダイナミックメモリセルは以上のよう
に構成されているため、さらに高集積化を図るためには
溝堀り領域１１ａとｌｌｂ間の間隔をつめなければなら
ない。そのため、対向する記憶端子１０ａと１０ｂ間の
間隔が狭くなって、側面に生じる空乏層がつながり、隣
り合うメモリセル間にリークが発生し、記憶された情報
が破壊されるという問題があり、必ずしも高集積化には
対応できないという欠点があった。
に構成されているため、さらに高集積化を図るためには
溝堀り領域１１ａとｌｌｂ間の間隔をつめなければなら
ない。そのため、対向する記憶端子１０ａと１０ｂ間の
間隔が狭くなって、側面に生じる空乏層がつながり、隣
り合うメモリセル間にリークが発生し、記憶された情報
が破壊されるという問題があり、必ずしも高集積化には
対応できないという欠点があった。
また、溝を利用してメモリ容量の増加を図った別の例と
して、第４図に示すものが考えられる。
して、第４図に示すものが考えられる。
この第４図において、■ないし４．６ないし９は第３図
に示したメモリセルと同一または相当の部分であり、１
１は溝掘り領域、２１はセルプレート電極となる高濃度
のＰ型頭域、２２は記憶端子を構成するポリシリコン電
極、２３はコンタクト孔である。
に示したメモリセルと同一または相当の部分であり、１
１は溝掘り領域、２１はセルプレート電極となる高濃度
のＰ型頭域、２２は記憶端子を構成するポリシリコン電
極、２３はコンタクト孔である。
このようなダイナミックメモリセルでは、電荷蓄積電極
２２を読み出し、書き込みトランジスタのＮ十領域７に
接続するためのコンタクト孔２３を開ける必要があり、
極めて薄いキャパシタ絶縁膜４上で写真製版を行う、こ
のため、フォトレジストを使用することなどによる不純
物汚染やキャパシタ絶縁膜４の損傷が避けられず、キャ
パシタ絶縁膜４の電気的信頼性を著しく劣化させるとい
う不都合を生じていた。
２２を読み出し、書き込みトランジスタのＮ十領域７に
接続するためのコンタクト孔２３を開ける必要があり、
極めて薄いキャパシタ絶縁膜４上で写真製版を行う、こ
のため、フォトレジストを使用することなどによる不純
物汚染やキャパシタ絶縁膜４の損傷が避けられず、キャ
パシタ絶縁膜４の電気的信頼性を著しく劣化させるとい
う不都合を生じていた。
従来のダイナミックメモリセルは以上のように構成され
ているため、必ずしも高集積化に対応できず、また、記
憶端子が半導体基板内にあるため、α線等により発生し
たキャリアが記憶端子に流れ込み、記憶情報が破壊され
るというソフトエラーが発生するなどの問題点があった
。
ているため、必ずしも高集積化に対応できず、また、記
憶端子が半導体基板内にあるため、α線等により発生し
たキャリアが記憶端子に流れ込み、記憶情報が破壊され
るというソフトエラーが発生するなどの問題点があった
。
また、ポリシリコンを電荷蓄積ノードとするメモリセル
の場合、基板に接続するためのコンタクト孔を形成しな
ければならず、メモリセル面積の増大、キャパシタ絶縁
膜の電気的信頼性の劣化という問題点があった。
の場合、基板に接続するためのコンタクト孔を形成しな
ければならず、メモリセル面積の増大、キャパシタ絶縁
膜の電気的信頼性の劣化という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、キャパシタ絶縁膜の劣化を防止できるととも
に、縮小されたメモリセルの中で充分なメモリ容量を確
保することができ、かつ、隣接するメモリセル間のリー
クの増大をも避けることのできる高集積化に通した１ト
ランジスタ型ダイナミックメモリセルを得ることを目的
とする。
たもので、キャパシタ絶縁膜の劣化を防止できるととも
に、縮小されたメモリセルの中で充分なメモリ容量を確
保することができ、かつ、隣接するメモリセル間のリー
クの増大をも避けることのできる高集積化に通した１ト
ランジスタ型ダイナミックメモリセルを得ることを目的
とする。
この発明にがかる１トランジスタ型ダイナミックメモリ
セルは、半導体基板表面に形成された溝の内部に、シリ
コン基板と第１のポリシリコン電極とで形成される第１
の容量を形成し、さらにその上に第１のポリシリコン電
極と第２のポリシリコン電極とで形成される第２の容量
を積み上げ、この２つの容量を並列的に用い、また記憶
端子となる第１の電極のポリシリコン層と読み出し、書
き込みトランジスタが形成されるエピタキシャル層とを
同時にかつ連続的に形成するようにしたものである。
セルは、半導体基板表面に形成された溝の内部に、シリ
コン基板と第１のポリシリコン電極とで形成される第１
の容量を形成し、さらにその上に第１のポリシリコン電
極と第２のポリシリコン電極とで形成される第２の容量
を積み上げ、この２つの容量を並列的に用い、また記憶
端子となる第１の電極のポリシリコン層と読み出し、書
き込みトランジスタが形成されるエピタキシャル層とを
同時にかつ連続的に形成するようにしたものである。
この発明においては、半導体基板表面に形成された溝の
内部で、第１のポリシリコン電極の下層にシリコン基板
との間の第１の容量を形成し、また第１のポリシリコン
電極の上層には第２のポリシリコン電極との間の第２の
容量を形成し、２つの容量を並列的に用いることにより
、メモリ容量が飛躍的に増大し、また記憶端子が基板か
ら分離されて隣り合うメモリセル間のリークやソフトエ
ラーに強い構造になる。
内部で、第１のポリシリコン電極の下層にシリコン基板
との間の第１の容量を形成し、また第１のポリシリコン
電極の上層には第２のポリシリコン電極との間の第２の
容量を形成し、２つの容量を並列的に用いることにより
、メモリ容量が飛躍的に増大し、また記憶端子が基板か
ら分離されて隣り合うメモリセル間のリークやソフトエ
ラーに強い構造になる。
また、記憶端子である第１のポリシリコン電極と同時に
形成されるエピタキシャル層内に読み出し９書き込みト
ランジスタを形成することにより、記憶端子と読み出し
、書き込みトランジスタとを接続するコンタクト孔をな
くして、メモリセル面積を著しく小さくすることができ
、キャパシタ絶縁膜の劣化を防止できる。
形成されるエピタキシャル層内に読み出し９書き込みト
ランジスタを形成することにより、記憶端子と読み出し
、書き込みトランジスタとを接続するコンタクト孔をな
くして、メモリセル面積を著しく小さくすることができ
、キャパシタ絶縁膜の劣化を防止できる。
以下、この発明の一実施例を図について説明する。第１
図（ａ）は本発明の一実施例による１トランジスタ型ダ
イナミックメモリセルの平面図で、第１図山）はそのＡ
−Ｂにおける断面図である。第１図において、１１は溝
掘り領域、２１は第１の容量ＭＣＩのシリコン基板側電
極となる高濃度のＰ型領域、２２は記憶端子となる第１
のポリシリコン電極、２４は第２の容量ＭＣ２を形成す
るキャパシタ絶縁膜、５は第２の容量ＭＣ２の対向電極
となる第２のポリシリコン電極であるセルプレート電極
、７ａ、７ｂはアクセストランジスタＡＴのソース、ド
レイン領域、１００はポリシリコン電極２２と同時に形
成されるエピタキシャル層である。
図（ａ）は本発明の一実施例による１トランジスタ型ダ
イナミックメモリセルの平面図で、第１図山）はそのＡ
−Ｂにおける断面図である。第１図において、１１は溝
掘り領域、２１は第１の容量ＭＣＩのシリコン基板側電
極となる高濃度のＰ型領域、２２は記憶端子となる第１
のポリシリコン電極、２４は第２の容量ＭＣ２を形成す
るキャパシタ絶縁膜、５は第２の容量ＭＣ２の対向電極
となる第２のポリシリコン電極であるセルプレート電極
、７ａ、７ｂはアクセストランジスタＡＴのソース、ド
レイン領域、１００はポリシリコン電極２２と同時に形
成されるエピタキシャル層である。
このメモリセルは、シリコン基板１に？ｒＪ１１を掘っ
た後溝の底面及び側面を酸化するなどして形成された第
１のキャパシタ絶縁膜４をはさんで、Ｐ十領域２１と第
１ポリシリコン電極２２とにより第１のメモリ容量ＭＣ
Ｉを形成し、さらに第１のポリシリコン電極２２の表面
を酸化するなどして形成された第２のキャパシタ絶縁１
１ｉ２４をはさんで、第１のポリシリコン電極２２と第
２のポリシリコン電極５とにより第２のメモリ容量ＭＣ
２を形成し、これを第１のメモリ容［ＩＭＣＩの上部に
積み上げる構造となっている。記憶端子となる第１のポ
リシリコン電極２２の形成と同時に、エピタキシャル層
１００が形成され、このエピタキシャル層１００内に読
み出し、書き込みｌ−ランジスタが形成される。従って
、記憶端子２２はトランジスタのＮ十領域７と同一の層
でできていることになり、コンタクト孔等の余分の面積
を必要とせず、記憶端子２２に蓄えられた電荷が、アク
セストランジスタＡＴのソース、ドレイン７ａ、７ｂを
介してビット線９に読み出される。
た後溝の底面及び側面を酸化するなどして形成された第
１のキャパシタ絶縁膜４をはさんで、Ｐ十領域２１と第
１ポリシリコン電極２２とにより第１のメモリ容量ＭＣ
Ｉを形成し、さらに第１のポリシリコン電極２２の表面
を酸化するなどして形成された第２のキャパシタ絶縁１
１ｉ２４をはさんで、第１のポリシリコン電極２２と第
２のポリシリコン電極５とにより第２のメモリ容量ＭＣ
２を形成し、これを第１のメモリ容［ＩＭＣＩの上部に
積み上げる構造となっている。記憶端子となる第１のポ
リシリコン電極２２の形成と同時に、エピタキシャル層
１００が形成され、このエピタキシャル層１００内に読
み出し、書き込みｌ−ランジスタが形成される。従って
、記憶端子２２はトランジスタのＮ十領域７と同一の層
でできていることになり、コンタクト孔等の余分の面積
を必要とせず、記憶端子２２に蓄えられた電荷が、アク
セストランジスタＡＴのソース、ドレイン７ａ、７ｂを
介してビット線９に読み出される。
こうして、第１ポリシリコン電橿をシリコン基板に接続
するためのコンタクト孔を作る必要のない本実施例によ
るメモリセルでは、メモリセルの占有面積を大幅に縮小
することが可能になる。また、第４図に示したコンタク
ト孔を有する従来のメモリセルでは、キャパシタ絶縁膜
４にコンタクト孔を開ける必要があることから、上述し
たようにキャパシタ絶縁膜の電気的信頼性が著しく劣化
されるという不都合が生じていたが、本発明の構造を用
いれば、キャパシタ絶縁膜４を形成した後すぐに第１の
ポリシリコン電極２２と、エピタキシャル層１００を堆
積し、キャパシタ絶縁膜４を保護してしまうので、その
ような不都合は完全に取り除くことができる。
するためのコンタクト孔を作る必要のない本実施例によ
るメモリセルでは、メモリセルの占有面積を大幅に縮小
することが可能になる。また、第４図に示したコンタク
ト孔を有する従来のメモリセルでは、キャパシタ絶縁膜
４にコンタクト孔を開ける必要があることから、上述し
たようにキャパシタ絶縁膜の電気的信頼性が著しく劣化
されるという不都合が生じていたが、本発明の構造を用
いれば、キャパシタ絶縁膜４を形成した後すぐに第１の
ポリシリコン電極２２と、エピタキシャル層１００を堆
積し、キャパシタ絶縁膜４を保護してしまうので、その
ような不都合は完全に取り除くことができる。
また、本実施例のメモリセルでは、シリコン基板に形成
した溝の側壁を利用してキャパシタの表面積を実効的に
大きくするとともに、第２図の等価回路から明らかなよ
うに、記憶端子となる第１ポリシリコン電極２２の上下
に各々シリコン基板２１．第２ポリシリコン電極５を対
向電極とする第１．第２のメモリ容量ＭＣＩ、ＭＣ２が
形成されているので、メモリ容量が飛躍的に増大する。
した溝の側壁を利用してキャパシタの表面積を実効的に
大きくするとともに、第２図の等価回路から明らかなよ
うに、記憶端子となる第１ポリシリコン電極２２の上下
に各々シリコン基板２１．第２ポリシリコン電極５を対
向電極とする第１．第２のメモリ容量ＭＣＩ、ＭＣ２が
形成されているので、メモリ容量が飛躍的に増大する。
例えば、シリコン基板２１上のキャパシタ絶縁膜４′の
厚さと、第１ポリシリコン電極２２上のキャパシタ絶縁
膜２４の厚さが同じであれば、メモリ容量はほぼ２倍に
増加する。この時、シリコン基板２１との間に形成する
第１のメモリ容ＩＭｃＩは、シリコン基板表面２１の濃
度が低いと、空乏層の拡がりのため容量が低下する。こ
の現象を防止するため、第１のメモリ容量ＭＣＩを形成
するシリコン基板２１の表面濃度は１０”／ ｃｆｆｌ
”以上の高濃度にする必要がある。
厚さと、第１ポリシリコン電極２２上のキャパシタ絶縁
膜２４の厚さが同じであれば、メモリ容量はほぼ２倍に
増加する。この時、シリコン基板２１との間に形成する
第１のメモリ容ＩＭｃＩは、シリコン基板表面２１の濃
度が低いと、空乏層の拡がりのため容量が低下する。こ
の現象を防止するため、第１のメモリ容量ＭＣＩを形成
するシリコン基板２１の表面濃度は１０”／ ｃｆｆｌ
”以上の高濃度にする必要がある。
また、このメモリセルでは、第１のメモリ容量の対向電
極となる半導体基板表面２１は半導体基板１と同じ導電
型であるため、隣接するメモリセル間が空乏層でつなが
りメモリセル間にリークが発生するという従来例で述べ
た問題は全く発生しない。このため、隣接するメモリセ
ル間の距離は加工限界で決まる最小値まで縮小すること
が可能であり、高密度化に対して極めて大きなメリット
を有している。
極となる半導体基板表面２１は半導体基板１と同じ導電
型であるため、隣接するメモリセル間が空乏層でつなが
りメモリセル間にリークが発生するという従来例で述べ
た問題は全く発生しない。このため、隣接するメモリセ
ル間の距離は加工限界で決まる最小値まで縮小すること
が可能であり、高密度化に対して極めて大きなメリット
を有している。
さらに、本実施例では記憶端子２２が半導体基板１から
絶縁された構造になっているため、アルファ粒子等によ
り半導体基板１中に発生した電荷が記憶端子２２に流れ
込み記憶情報が破壊されるというソフトエラーの問題も
ほぼ全面的に解決することができる。
絶縁された構造になっているため、アルファ粒子等によ
り半導体基板１中に発生した電荷が記憶端子２２に流れ
込み記憶情報が破壊されるというソフトエラーの問題も
ほぼ全面的に解決することができる。
なお、上記実施例ではメモリセルにＮチャネル形の素子
を用いたが、Ｐチャネル形の素子を用いてもよく、上記
実施例と同様の効果を奏することは明らかである。
を用いたが、Ｐチャネル形の素子を用いてもよく、上記
実施例と同様の効果を奏することは明らかである。
以上のように、この発明によれば、シリコン基板に掘っ
た溝の側壁を利用してキャパシタの表面積を実効的に太
き（するとともに、第１のポリシリコン電極からなる記
憶端子の上下に、各々シリコン基板と第２のポリシリコ
ン電極とを対向電極とする２つの容量を並列的に設け、
さらに記憶端子となる第１ポリシリコン層と同時に形成
したエピタキシャル層内にアクセストランジスタを形成
するようにしたので、キャパシタ絶縁膜の電気的信頼性
の劣化を防止することができ、極めて小さな面積で大き
なメモリ容量を形成することができ、また隣接するメモ
リセル間のリークやソフトエラーに強い１トランジスタ
型ダイナミックメモリセルを実現することができる効果
がある。
た溝の側壁を利用してキャパシタの表面積を実効的に太
き（するとともに、第１のポリシリコン電極からなる記
憶端子の上下に、各々シリコン基板と第２のポリシリコ
ン電極とを対向電極とする２つの容量を並列的に設け、
さらに記憶端子となる第１ポリシリコン層と同時に形成
したエピタキシャル層内にアクセストランジスタを形成
するようにしたので、キャパシタ絶縁膜の電気的信頼性
の劣化を防止することができ、極めて小さな面積で大き
なメモリ容量を形成することができ、また隣接するメモ
リセル間のリークやソフトエラーに強い１トランジスタ
型ダイナミックメモリセルを実現することができる効果
がある。
第１図はこの発明の一実施例による１トランジスタ型ダ
イナミックメモリセルを示す図、第２図は第１図に示し
たメモリセルの等価回路を示す図、第３図、第４図は従
来の溝掘り型ダイナミックメモリセルを示す図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・チャネルストップＰ十領域、４・・・シリコ
ン基板表面のキャパシタ絶縁膜、５・・・セルプレート
電極、ＡＴ・・・アクセストランジスタ、６・・・ワー
ド線、７・・・Ｎ十領域、８・・・ビット線コンタクト
孔、９・・・ビ゛フト線、１１・・・′ａ掘り領域、２
１・・・Ｐ十領域、２２・・・記憶端子となる第１ポリ
シリコン電極、２４・・・ポリシリコン間のキャパシタ
絶縁膜、１００・・・エピタキシャル層。 なお図中同一符号は同−又は相当部分を示す。
イナミックメモリセルを示す図、第２図は第１図に示し
たメモリセルの等価回路を示す図、第３図、第４図は従
来の溝掘り型ダイナミックメモリセルを示す図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・チャネルストップＰ十領域、４・・・シリコ
ン基板表面のキャパシタ絶縁膜、５・・・セルプレート
電極、ＡＴ・・・アクセストランジスタ、６・・・ワー
ド線、７・・・Ｎ十領域、８・・・ビット線コンタクト
孔、９・・・ビ゛フト線、１１・・・′ａ掘り領域、２
１・・・Ｐ十領域、２２・・・記憶端子となる第１ポリ
シリコン電極、２４・・・ポリシリコン間のキャパシタ
絶縁膜、１００・・・エピタキシャル層。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）１個のトランジスタと１個の容量で１ビットを構
成する半導体記憶装置において、 半導体基板表面に形成された溝の内部にて上記半導体基
板とそれに対向して形成された第１の電極との間に第１
の容量が、 さらに上記第１の電極とその上部に形成された第２の電
極との間に第２の容量が形成され、１ビットのメモリ容
量が上記第１の容量と第２の容量の並列容量であり、 記憶端子となる上記第１の電極がポリシリコン層からな
り、読み出し、書き込み用の上記トランジスタが上記半
導体基板上に上記ポリシリコン層と同時にかつこれと連
続的に形成されたエピタキシャル層内に形成されている
ことを特徴とする１トランジスタ型ダイナミックメモリ
セル。 - （２）上記第１の電極を形成するポリシリコン層と、上
記読み出し、書き込み用トランジスタの拡散領域とが同
じ導電型を有することを特徴とする特許請求の範囲第１
項記載の１トランジスタ型ダイナミックメモリセル。 - （３）上記第１の容量を形成する半導体基板中の溝の表
面が該半導体基板と同じ導電型を有し、かつ上記読み出
し、書き込み用トランジスタの拡散領域と反対の導電型
を有することを特徴とする特許請求の範囲第１項または
第２項記載の１トランジスタ型ダイナミックメモリセル
。 - （４）上記半導体基板中の溝の表面濃度が１０＾１＾８
／ｃｍ＾３以上であることを特徴とする特許請求の範囲
第３項記載の１トランジスタ型ダイナミックメモリセル
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044275A JPS63211668A (ja) | 1987-02-26 | 1987-02-26 | １トランジスタ型ダイナミツクメモリセル |
| US07/158,323 US4855953A (en) | 1987-02-25 | 1988-02-19 | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same |
| US07/793,971 US5250458A (en) | 1987-02-25 | 1991-11-18 | Method for manufacturing semiconductor memory device having stacked memory capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044275A JPS63211668A (ja) | 1987-02-26 | 1987-02-26 | １トランジスタ型ダイナミツクメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211668A true JPS63211668A (ja) | 1988-09-02 |
Family
ID=12686957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044275A Pending JPS63211668A (ja) | 1987-02-25 | 1987-02-26 | １トランジスタ型ダイナミツクメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765573A (ja) * | 1993-06-30 | 1995-03-10 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセル |
-
1987
- 1987-02-26 JP JP62044275A patent/JPS63211668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765573A (ja) * | 1993-06-30 | 1995-03-10 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセル |
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