JPH079944B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH079944B2 JPH079944B2 JP59159704A JP15970484A JPH079944B2 JP H079944 B2 JPH079944 B2 JP H079944B2 JP 59159704 A JP59159704 A JP 59159704A JP 15970484 A JP15970484 A JP 15970484A JP H079944 B2 JPH079944 B2 JP H079944B2
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- memory device
- semiconductor memory
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリ装置、特にダイナミックメモリの
溝堀り型キャパシタセルの改良に関する。
溝堀り型キャパシタセルの改良に関する。
近年半導体記憶装置の高集積化に伴い、メモリセルの占
有面積を減少させる必要が生じている。しかし占有面積
の減少は電荷蓄積量の減少につながり、雑音電圧などに
対する余裕度が低下し、データの読み書きに誤りが発生
する原因となる。これを克服する方法の１つとして、キ
ャパシタセルを溝堀り型にする方法が知られている。第
４図に従来の溝堀り型キャパシタセルを有する半導体メ
モリ装置の一例を示す。半導体基板１はＰ型半導体であ
り、これに溝２が掘られている。この溝２の内面にN-拡
散層３が形成され、その内側に絶縁層４、更にその内側
にポリシリコン層５が形成されている。また、このキャ
パシタセルに電荷を出し入れするためのＮチャネルMOS
トランジスタ６が設けられており、Al（アルミニウム）
等の金属で形成されたビット線７を伝わってきた電荷
は、MOSトランジスタ６のソース８からドレイン８′を
経て、N-拡散層３に蓄積される。この電荷の出し入れ
は、ポリシリコンで形成されたワード線に相当するMOS
トランジスタ６のゲート９によって制御される。第５図
にこのキャパシタセルの等価回路を示す。
有面積を減少させる必要が生じている。しかし占有面積
の減少は電荷蓄積量の減少につながり、雑音電圧などに
対する余裕度が低下し、データの読み書きに誤りが発生
する原因となる。これを克服する方法の１つとして、キ
ャパシタセルを溝堀り型にする方法が知られている。第
４図に従来の溝堀り型キャパシタセルを有する半導体メ
モリ装置の一例を示す。半導体基板１はＰ型半導体であ
り、これに溝２が掘られている。この溝２の内面にN-拡
散層３が形成され、その内側に絶縁層４、更にその内側
にポリシリコン層５が形成されている。また、このキャ
パシタセルに電荷を出し入れするためのＮチャネルMOS
トランジスタ６が設けられており、Al（アルミニウム）
等の金属で形成されたビット線７を伝わってきた電荷
は、MOSトランジスタ６のソース８からドレイン８′を
経て、N-拡散層３に蓄積される。この電荷の出し入れ
は、ポリシリコンで形成されたワード線に相当するMOS
トランジスタ６のゲート９によって制御される。第５図
にこのキャパシタセルの等価回路を示す。
しかしながら従来の半導体メモリ装置には、集積化のた
めにセルキャパシタを縮小すると、誤動作を起こすとい
う欠点があった。これには主として３つの要因があると
考えられる。第１は縮小化によりキャパシタの絶対容量
が減少する結果、雑音の影響を受けるためである。第２
は半導体基板への電荷のリークである。溝堀り型にした
ため、電荷が蓄積されるN-拡散層３と半導体基板１との
接触面積が増加し、しかもその境界面は溝堀り工程によ
って荒らされていることが多い。このためN-拡散層に蓄
積された電荷が半導体基板１へリークする現象が起こり
やすくなる。第３は、この半導体メモリ装置のパッケー
ジ材料に含まれる放射性元素の発するα線の影響であ
る。このα線は半導体基板中に電子と正孔の対を発生さ
せ、この電子N-拡散層に達し誤動作を招くことになる。
めにセルキャパシタを縮小すると、誤動作を起こすとい
う欠点があった。これには主として３つの要因があると
考えられる。第１は縮小化によりキャパシタの絶対容量
が減少する結果、雑音の影響を受けるためである。第２
は半導体基板への電荷のリークである。溝堀り型にした
ため、電荷が蓄積されるN-拡散層３と半導体基板１との
接触面積が増加し、しかもその境界面は溝堀り工程によ
って荒らされていることが多い。このためN-拡散層に蓄
積された電荷が半導体基板１へリークする現象が起こり
やすくなる。第３は、この半導体メモリ装置のパッケー
ジ材料に含まれる放射性元素の発するα線の影響であ
る。このα線は半導体基板中に電子と正孔の対を発生さ
せ、この電子N-拡散層に達し誤動作を招くことになる。
以上のような要因から、従来の装置では完全な動作を確
保するためには、集積化が図れず、またキャパシタセル
の記憶保持時間（ポーズタイム）を長くとることができ
なかった。
保するためには、集積化が図れず、またキャパシタセル
の記憶保持時間（ポーズタイム）を長くとることができ
なかった。
そこで本発明は誤動作なしに更に集積化が図れ、かつ記
憶保持時間を長くとることができる半導体メモリ装置を
提供することを目的とする。
憶保持時間を長くとることができる半導体メモリ装置を
提供することを目的とする。
上記目的を達成するため、第１の発明の半導体メモリ装
置は、半導体基板上に互いに近接して形成されるトラン
スファーゲートトランジスタ及びキャパシタ形成のため
の溝と、この溝の内部表面全体への不純物拡散によって
形成され、かつ、上記トランスファーゲートトランジス
タに接続されずに、キャパシタの一方の電極として機能
する導電性の第１の層と、前記第１の層に対向し、上記
第１の層と共に第１のキャパシタを形成するように設け
られて、前記トランスファーゲートトランジスタによっ
て電荷の出し入れが制御される導電性の第２の層と、上
記第２の層に対向し、上記第２の層と共に第２のキャパ
シタを形成するように設けられる導電性の第３の層と、
上記第１の層と上記第２の層との層間及び上記第２の層
と上記第３の層との層間に夫々設けられる絶縁層と、を
備えることを特徴とする。
置は、半導体基板上に互いに近接して形成されるトラン
スファーゲートトランジスタ及びキャパシタ形成のため
の溝と、この溝の内部表面全体への不純物拡散によって
形成され、かつ、上記トランスファーゲートトランジス
タに接続されずに、キャパシタの一方の電極として機能
する導電性の第１の層と、前記第１の層に対向し、上記
第１の層と共に第１のキャパシタを形成するように設け
られて、前記トランスファーゲートトランジスタによっ
て電荷の出し入れが制御される導電性の第２の層と、上
記第２の層に対向し、上記第２の層と共に第２のキャパ
シタを形成するように設けられる導電性の第３の層と、
上記第１の層と上記第２の層との層間及び上記第２の層
と上記第３の層との層間に夫々設けられる絶縁層と、を
備えることを特徴とする。
また、第２発明の半導体メモリ装置は、半導体基板上に
互いに近接して形成されるトランスファーゲートトラン
ジスタ及びキャパシタ形成のための溝と、この溝の内部
表面全体への不純物拡散によって形成され、かつ、上記
トランスファーゲートトランジスタに接続されずに、キ
ャパシタの一方の電極として機能する導電性の第１の層
と、上記第１の層に対向し、かつ、上記溝から上記トラ
ンジスタが形成される領域までを覆って上記第１の層と
共に第１のキャパシタを形成するように設けられて、上
記トランスファーゲートトランジスタによって電荷の出
し入れが制御される導電性の第２の層と、上記第２の層
に対向し、かつ、上記溝から前記トランジスタが形成さ
れる領域までを更に覆って上記第２の層と共に第２のキ
ャパシタを形成するように設けられる導電性の第３の層
と、上記第１の層と上記第２の層との層間及び上記第２
の層と上記第３の層との層間に夫々設けられる絶縁層
と、を備えることを特徴とする。
互いに近接して形成されるトランスファーゲートトラン
ジスタ及びキャパシタ形成のための溝と、この溝の内部
表面全体への不純物拡散によって形成され、かつ、上記
トランスファーゲートトランジスタに接続されずに、キ
ャパシタの一方の電極として機能する導電性の第１の層
と、上記第１の層に対向し、かつ、上記溝から上記トラ
ンジスタが形成される領域までを覆って上記第１の層と
共に第１のキャパシタを形成するように設けられて、上
記トランスファーゲートトランジスタによって電荷の出
し入れが制御される導電性の第２の層と、上記第２の層
に対向し、かつ、上記溝から前記トランジスタが形成さ
れる領域までを更に覆って上記第２の層と共に第２のキ
ャパシタを形成するように設けられる導電性の第３の層
と、上記第１の層と上記第２の層との層間及び上記第２
の層と上記第３の層との層間に夫々設けられる絶縁層
と、を備えることを特徴とする。
第１の発明の構成によれば、溝内の３層の電極層によっ
て２層キャパシタの場合の容量の略２倍の容量が確保さ
れると共に、第２の層が両面キャパシタとして作用し、
かつ、第１の層が溝内面への不純物拡散層によって形成
されるので、溝内の積層膜数を減らしてキャパシタ構造
をコンパクト化することができる。絶縁膜に挟まれた第
２の層を信号電荷の保持ノードとすることにより、基板
への電荷のリークが防止され、ソフトエラーが低減され
る。
て２層キャパシタの場合の容量の略２倍の容量が確保さ
れると共に、第２の層が両面キャパシタとして作用し、
かつ、第１の層が溝内面への不純物拡散層によって形成
されるので、溝内の積層膜数を減らしてキャパシタ構造
をコンパクト化することができる。絶縁膜に挟まれた第
２の層を信号電荷の保持ノードとすることにより、基板
への電荷のリークが防止され、ソフトエラーが低減され
る。
この結果、合成されたトレンチ（溝）キャパシタの蓄積
電荷量が増大し、記憶保持時間の延長、より微小面積の
メモリセルの形成が可能となる。
電荷量が増大し、記憶保持時間の延長、より微小面積の
メモリセルの形成が可能となる。
第２の発明の構成によれば、３層の電極層のうち第２の
層が両面キャパシタとなり、第１の層及び第２の層によ
って、トレンチ型キャパシタである第１のキャパシタが
形成され、第２の層及び第３の層によって、スタック
（積層）型キャパシタ及びトレンチ（溝）型キャパシタ
の両方の構造を有するスタックト・トレンチキャパシタ
である第２のキャパシタが形成される。そして、トラン
スファーゲートトランジスタの少なくとも側面及び上面
の領域がキャパシタの電極層によって覆われる。
層が両面キャパシタとなり、第１の層及び第２の層によ
って、トレンチ型キャパシタである第１のキャパシタが
形成され、第２の層及び第３の層によって、スタック
（積層）型キャパシタ及びトレンチ（溝）型キャパシタ
の両方の構造を有するスタックト・トレンチキャパシタ
である第２のキャパシタが形成される。そして、トラン
スファーゲートトランジスタの少なくとも側面及び上面
の領域がキャパシタの電極層によって覆われる。
この結果、上述の第１の発明の作用に加え、合成された
キャパシタの蓄積電荷量が更に増大し、記憶保持時間の
延長、より微小面積のメモリセルの形成が可能となる。
また、ゲートトランジスタ領域へのα線の侵入を抑制す
ることが可能となる。
キャパシタの蓄積電荷量が更に増大し、記憶保持時間の
延長、より微小面積のメモリセルの形成が可能となる。
また、ゲートトランジスタ領域へのα線の侵入を抑制す
ることが可能となる。
以下、本発明を図示する実施例に基づいて説明する。第
１図は第１の発明の実施例に係る半導体メモリ装置の構
成断面図で、第４図に示した従来例と同一構成部分は同
一符号を用いて示してある。Ｐ型半導体基板１に溝２が
掘られ、その内面に基板１より不純物濃度の高いP+拡散
層10が形成される。この内側にSiO2からなる絶縁層４、
更にその内側にポリシリコン層11が形成される。このま
た内側に絶縁層４、更にその内側にポリシリコン層12が
形成される。また、このキャパシタセルに電荷を出し入
れするためのトランスファーゲートトランジスタである
ＮチャネルMOSトランジスタ６が設けられ、Al等の金属
で形成されたビット線７を伝わってきた電荷は、MOSト
ランジスタ６のソース８からドレイン８′を経て、ポリ
シリコン層11に蓄積される。この電荷の出し入れは、ポ
リシリコンまたはモリグレンシリサイド等で形成された
ワード線に相当するMOSトランジスタ６のゲートによっ
て制御される。第２図にこのキャパシタセルの等価回路
を示す。ここで、接続線10および12は基板１の電位と等
しくなるよう結線される。第１のキャパシタ要素13と第
２のキャパシタ要素14とは互いに並列接続されているた
め、夫々の静電容量をC1およびC2とし、基板１の電位を
VBB、ビット線７の電位をVCCとすれば、夫々の電荷蓄積
量は、 Q1＝C1（VCC−VBB）、Q2＝C2（VCC−VBB）となるから、
全電荷蓄積量Ｑは、Ｑ＝Q1＋Q2＝（C1＋C2）（VCC−
VBB）で与えられる。
１図は第１の発明の実施例に係る半導体メモリ装置の構
成断面図で、第４図に示した従来例と同一構成部分は同
一符号を用いて示してある。Ｐ型半導体基板１に溝２が
掘られ、その内面に基板１より不純物濃度の高いP+拡散
層10が形成される。この内側にSiO2からなる絶縁層４、
更にその内側にポリシリコン層11が形成される。このま
た内側に絶縁層４、更にその内側にポリシリコン層12が
形成される。また、このキャパシタセルに電荷を出し入
れするためのトランスファーゲートトランジスタである
ＮチャネルMOSトランジスタ６が設けられ、Al等の金属
で形成されたビット線７を伝わってきた電荷は、MOSト
ランジスタ６のソース８からドレイン８′を経て、ポリ
シリコン層11に蓄積される。この電荷の出し入れは、ポ
リシリコンまたはモリグレンシリサイド等で形成された
ワード線に相当するMOSトランジスタ６のゲートによっ
て制御される。第２図にこのキャパシタセルの等価回路
を示す。ここで、接続線10および12は基板１の電位と等
しくなるよう結線される。第１のキャパシタ要素13と第
２のキャパシタ要素14とは互いに並列接続されているた
め、夫々の静電容量をC1およびC2とし、基板１の電位を
VBB、ビット線７の電位をVCCとすれば、夫々の電荷蓄積
量は、 Q1＝C1（VCC−VBB）、Q2＝C2（VCC−VBB）となるから、
全電荷蓄積量Ｑは、Ｑ＝Q1＋Q2＝（C1＋C2）（VCC−
VBB）で与えられる。
C1＝C2＝ＣとすればＱ＝2C（VCC−VBB）であり、従来装
置に比べ２倍の容量を確保することができる。
置に比べ２倍の容量を確保することができる。
また、電荷はMOSトランジスタ６を介して、ポリシリコ
ン層11に蓄積されるため、基板１へのリークがなくな
り、α線によって基板１内で発生した電子の影響を受け
ることもない。
ン層11に蓄積されるため、基板１へのリークがなくな
り、α線によって基板１内で発生した電子の影響を受け
ることもない。
更に、第２図の等価回路で接続線12をVCCとすることも
できる。この場合、キャパシタセルに論理“1"を書込む
とき、ビット線７が電位VCCとなり、キャパシタ要素14
にのみQ2＝C2（VCC−VBB）なる電荷が蓄積されるが、論
理“O"を書込むときは、ビット線７が電位VBBとなり、
キャパシタ要素13にのみQ1＝C1（VBB−VCC）＝−C1（V
CC−VBB）なる電荷が蓄積されることになる。この方法
によれば、蓄積電荷量としては従来例と同じであるが、
論理“O"と論理“1"の状態におけるセルの電位差が２倍
となり、雑音に対してより確実な動作が可能となる。
できる。この場合、キャパシタセルに論理“1"を書込む
とき、ビット線７が電位VCCとなり、キャパシタ要素14
にのみQ2＝C2（VCC−VBB）なる電荷が蓄積されるが、論
理“O"を書込むときは、ビット線７が電位VBBとなり、
キャパシタ要素13にのみQ1＝C1（VBB−VCC）＝−C1（V
CC−VBB）なる電荷が蓄積されることになる。この方法
によれば、蓄積電荷量としては従来例と同じであるが、
論理“O"と論理“1"の状態におけるセルの電位差が２倍
となり、雑音に対してより確実な動作が可能となる。
第３図は第２の発明の実施例を示しており、同図におい
て第１図と対応する部分には同一符号を付し、かかる部
分の説明は省略する。
て第１図と対応する部分には同一符号を付し、かかる部
分の説明は省略する。
同図において、導電性の第１の層であるP+拡散層10と、
導電性の第２の層であるポリシリコン層11とによって半
導体基板の溝（トレンチ）２内に第１のキャパシタが形
成される。更に、第２の層であるポリシリコン層11及び
導電性の第３の層であるポリシリコン層12によって第２
のキャパシタが形成される。この第２のキャパシタは、
図示の如くポリシリコン層11及び12を、電荷を出し入れ
するトランスファーゲートトランジスタであるMOSトラ
ンジスタ６の形成領域にまで、この領域を覆うように広
げている。このため、第２のキャパシタは、溝２内のト
レンチキャパシタと、トランジスタ６の形成領域と、ト
レンチキャパシタ及びトランジスタ６の形成領域相互間
の領域とを連続に覆うように形成されたスタック型キャ
パシタによって構成されるスタックト・トレンチキャパ
シタ構造となる。この第２のスタックト・トレンチキャ
パシタは、単位メモリセル領域に縦方向に形成されるス
タックキャパシタと、横方向に形成されるトレンチキャ
パシタとからなるので、微小面積にキャパシタ要素13の
より大きい容量C1を立体的に作り込むことが出来る。
導電性の第２の層であるポリシリコン層11とによって半
導体基板の溝（トレンチ）２内に第１のキャパシタが形
成される。更に、第２の層であるポリシリコン層11及び
導電性の第３の層であるポリシリコン層12によって第２
のキャパシタが形成される。この第２のキャパシタは、
図示の如くポリシリコン層11及び12を、電荷を出し入れ
するトランスファーゲートトランジスタであるMOSトラ
ンジスタ６の形成領域にまで、この領域を覆うように広
げている。このため、第２のキャパシタは、溝２内のト
レンチキャパシタと、トランジスタ６の形成領域と、ト
レンチキャパシタ及びトランジスタ６の形成領域相互間
の領域とを連続に覆うように形成されたスタック型キャ
パシタによって構成されるスタックト・トレンチキャパ
シタ構造となる。この第２のスタックト・トレンチキャ
パシタは、単位メモリセル領域に縦方向に形成されるス
タックキャパシタと、横方向に形成されるトレンチキャ
パシタとからなるので、微小面積にキャパシタ要素13の
より大きい容量C1を立体的に作り込むことが出来る。
こうした結果、メモリセルのキャパシタとして第１のト
レンチキャパシタ（第２図の14）に加えて、第２のスタ
ックト・トレンチ型キャパシタ（第２図の13）を用いる
構成であるため、キャパシタの蓄積電荷量が増大し、記
憶時間の延長、より微小面積のメモリセルの形成が可能
となる。これは、特に、256Mビットを超える超々LSI（D
RAM）の実現を容易にするものである。また、微小面積
のメモリセルであっても必要な蓄積電荷が確保されるの
で前述した基板への電荷のリーク、α線に起因するソフ
トエラーをなくすことが可能となる。また、記憶ノード
である第２の層の外側の、第１の層であるP+拡散層10が
基板電位に設定されているので、互いに隣接するセルの
トレンチ同士を近接させることが可能となり、より微細
化が容易となる。
レンチキャパシタ（第２図の14）に加えて、第２のスタ
ックト・トレンチ型キャパシタ（第２図の13）を用いる
構成であるため、キャパシタの蓄積電荷量が増大し、記
憶時間の延長、より微小面積のメモリセルの形成が可能
となる。これは、特に、256Mビットを超える超々LSI（D
RAM）の実現を容易にするものである。また、微小面積
のメモリセルであっても必要な蓄積電荷が確保されるの
で前述した基板への電荷のリーク、α線に起因するソフ
トエラーをなくすことが可能となる。また、記憶ノード
である第２の層の外側の、第１の層であるP+拡散層10が
基板電位に設定されているので、互いに隣接するセルの
トレンチ同士を近接させることが可能となり、より微細
化が容易となる。
上述の実施例では半導体基板１をＰ型とし、トランジス
タ６にはＮチャネルMOSFETを用いたが、逆に半導体基板
１をＮ型とし、ＰチャネルMOSFETを用いても同様の効果
が得られる。
タ６にはＮチャネルMOSFETを用いたが、逆に半導体基板
１をＮ型とし、ＰチャネルMOSFETを用いても同様の効果
が得られる。
また、上述の実施例では絶縁層４にSiO2を用いている
が、これを更に誘電率の高い材料、例えばSi3N4、Ta2O5
等にすることにより、電荷蓄積量を更に増やすことがで
きる。
が、これを更に誘電率の高い材料、例えばSi3N4、Ta2O5
等にすることにより、電荷蓄積量を更に増やすことがで
きる。
以上説明したように、第１発明の半導体メモリ装置は、
トレンチキャパシタセルを構成する導電層を少なくとも
溝内に３層設けるようにし、第１の導電層を基板の溝表
面への不純物拡散によって直接形成し、第２の導電層を
両面キャパシタ電極の記憶ノードとしたため、溝内に２
つのキャパシタがコンパクトに形成され、基板への電荷
のリークの減少する。このため、蓄積電荷量が増加し、
集積化を図っても誤りのない動作が可能となり、かつ記
憶保持時間を長くとることが可能となる。また、半導体
基板を記憶ノードにしないと共にキャパシタ容量の増大
を図ることにより、α線に起因する信号電荷の変動が起
き難くなり、誤動作が減少する。
トレンチキャパシタセルを構成する導電層を少なくとも
溝内に３層設けるようにし、第１の導電層を基板の溝表
面への不純物拡散によって直接形成し、第２の導電層を
両面キャパシタ電極の記憶ノードとしたため、溝内に２
つのキャパシタがコンパクトに形成され、基板への電荷
のリークの減少する。このため、蓄積電荷量が増加し、
集積化を図っても誤りのない動作が可能となり、かつ記
憶保持時間を長くとることが可能となる。また、半導体
基板を記憶ノードにしないと共にキャパシタ容量の増大
を図ることにより、α線に起因する信号電荷の変動が起
き難くなり、誤動作が減少する。
また、第２発明の半導体メモリ装置によれば、メモリセ
ルの情報（信号電荷）を保持するキャパシタを３層の導
電層によって２つ形成する。第１のキャパシタは第１の
導電層と記憶ノードである第２の導電層とによって溝
（トレンチ）内に形成されるトレンチキャパシタであ
り、第２のキャパシタは、第２及び第３の導電層によっ
て上記溝、トランスファーゲートトランジスタ領域上、
該溝及び該トランジスタ領域相互間の領域上に渡って連
続に形成されるより大きい容量のスタックト・トレンチ
（積層・溝型）キャパシタである。このため、セルキャ
パシタ全体の蓄積電荷量が更に増大し、記憶時間の延
長、より微小面積のメモリセルの形成が可能となる。こ
れは、256Mビットを超える超々LSI（DRAM）の実現を容
易にする。また、微小面積のメモリセルであっても必要
な電荷量を確保することができる。また、半導体基板を
記憶ノードにしないと共にキャパシタ容量の増大を図る
ことにより、α線に起因する信号電荷の変動が起き難く
なり、誤動作が減少する。しかも、溝内からトランスフ
ァーゲートトランジスタの領域までを定電圧源に接続さ
れる複数層の導電膜によって覆われる構成であるので、
トランジスタ領域へのα線の侵入が阻止され、α線に起
因するソフトエラーをより確実になくすことが可能とな
る。
ルの情報（信号電荷）を保持するキャパシタを３層の導
電層によって２つ形成する。第１のキャパシタは第１の
導電層と記憶ノードである第２の導電層とによって溝
（トレンチ）内に形成されるトレンチキャパシタであ
り、第２のキャパシタは、第２及び第３の導電層によっ
て上記溝、トランスファーゲートトランジスタ領域上、
該溝及び該トランジスタ領域相互間の領域上に渡って連
続に形成されるより大きい容量のスタックト・トレンチ
（積層・溝型）キャパシタである。このため、セルキャ
パシタ全体の蓄積電荷量が更に増大し、記憶時間の延
長、より微小面積のメモリセルの形成が可能となる。こ
れは、256Mビットを超える超々LSI（DRAM）の実現を容
易にする。また、微小面積のメモリセルであっても必要
な電荷量を確保することができる。また、半導体基板を
記憶ノードにしないと共にキャパシタ容量の増大を図る
ことにより、α線に起因する信号電荷の変動が起き難く
なり、誤動作が減少する。しかも、溝内からトランスフ
ァーゲートトランジスタの領域までを定電圧源に接続さ
れる複数層の導電膜によって覆われる構成であるので、
トランジスタ領域へのα線の侵入が阻止され、α線に起
因するソフトエラーをより確実になくすことが可能とな
る。
第１図は第１の発明の一実施例の説明図、第２図は第１
図に示す実施例の等価回路図、第３図は第２の発明の別
な実施例の説明図、第４図は従来の半導体メモリ装置の
説明図、第５図は第４図に示す装置の等価回路図であ
る。 １…半導体基板、２…溝、３…N-拡散層、４…絶縁層、
５…ポリシリコン層、６…MOSトランジスタ、７…ビッ
ト線、８…ソース、８′…ドレイン、９…ゲート、10…
P+拡散層、11,12…ポリシリコン層、13,14…キャパシタ
要素。
図に示す実施例の等価回路図、第３図は第２の発明の別
な実施例の説明図、第４図は従来の半導体メモリ装置の
説明図、第５図は第４図に示す装置の等価回路図であ
る。 １…半導体基板、２…溝、３…N-拡散層、４…絶縁層、
５…ポリシリコン層、６…MOSトランジスタ、７…ビッ
ト線、８…ソース、８′…ドレイン、９…ゲート、10…
P+拡散層、11,12…ポリシリコン層、13,14…キャパシタ
要素。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ (56)参考文献 特開 昭58−3260（ＪＰ，Ａ) 特開 昭58−213460（ＪＰ，Ａ) 特開 昭53−108392（ＪＰ，Ａ)
Claims (7)
- 【請求項１】半導体基板上に互いに近接して形成される
トランスファーゲートトランジスタ及びキャパシタ形成
のための溝と、 この溝の内部表面全体への不純物拡散によって形成さ
れ、かつ、前記トランスファーゲートトランジスタに接
続されずに、キャパシタの一方の電極として機能する導
電性の第１の層と、 前記第１の層に対向し、前記第１の層と共に第１のキャ
パシタを形成するように設けられて、前記トランスファ
ーゲートトランジスタによって電荷の出し入れが制御さ
れる導電性の第２の層と、 前記第２の層に対向し、前記第２の層と共に第２のキャ
パシタを形成するように設けられる導電性の第３の層
と、 前記第１の層と前記第２の層との層間及び前記第２の層
と前記第３の層との層間に夫々設けられる絶縁層と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項２】半導体基板上に互いに近接して形成される
トランスファーゲートトランジスタ及びキャパシタ形成
のための溝と、 この溝の内部表面全体への不純物拡散によって形成さ
れ、かつ、前記トランスファーゲートトランジスタに接
続されずに、キャパシタの一方の電極として機能する導
電性の第１の層と、 前記第１の層に対向し、かつ、前記溝から前記トランジ
スタが形成される領域までを覆って前記第１の層と共に
第１のキャパシタを形成するように設けられて、前記ト
ランスファーゲートトランジスタによって電荷の出し入
れが制御される導電性の第２の層と、 前記第２の層に対向し、かつ、前記溝から前記トランジ
スタが形成される領域までを更に覆って前記第２の層と
共に第２のキャパシタを形成するように設けられる導電
性の第３の層と、 前記第１の層と前記第２の層との層間及び前記第２の層
と前記第３の層との層間に夫々設けられる絶縁層と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項３】前記第１の層が半導体基板と同一導電型の
高濃度不純物拡散層によって形成されることを特徴とす
る特許請求の範囲第１項又は第２項記載の半導体メモリ
装置。 - 【請求項４】前記第１の層が半導体基板と逆導電型の高
濃度不純物拡散層によって形成されることを特徴とする
特許請求の範囲第１項又は第２項記載の半導体メモリ装
置。 - 【請求項５】前記第２の層及び第３の層がポリシリコン
層であることを特徴とする特許請求の範囲第１項乃至第
４項のいずれかに記載の半導体メモリ装置。 - 【請求項６】前記第３の層が半導体基板より高い電位に
保たれていることを特徴とする特許請求の範囲第１項乃
至第５項のいずれかに記載の半導体メモリ装置。 - 【請求項７】前記絶縁層がSi3N4又はTa2O5からなること
を特徴とする特許請求の範囲第１項乃至第６項のいずれ
かに記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159704A JPH079944B2 (ja) | 1984-07-30 | 1984-07-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159704A JPH079944B2 (ja) | 1984-07-30 | 1984-07-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6136965A JPS6136965A (ja) | 1986-02-21 |
| JPH079944B2 true JPH079944B2 (ja) | 1995-02-01 |
Family
ID=15699479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59159704A Expired - Lifetime JPH079944B2 (ja) | 1984-07-30 | 1984-07-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079944B2 (ja) |
Families Citing this family (22)
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| US5225697A (en) * | 1984-09-27 | 1993-07-06 | Texas Instruments, Incorporated | dRAM cell and method |
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| US4829017A (en) * | 1986-09-25 | 1989-05-09 | Texas Instruments Incorporated | Method for lubricating a high capacity dram cell |
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| JPH0691214B2 (ja) * | 1986-11-15 | 1994-11-14 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
| JPS63157956U (ja) * | 1987-04-06 | 1988-10-17 | ||
| US5109259A (en) * | 1987-09-22 | 1992-04-28 | Texas Instruments Incorporated | Multiple DRAM cells in a trench |
| US5225363A (en) * | 1988-06-28 | 1993-07-06 | Texas Instruments Incorporated | Trench capacitor DRAM cell and method of manufacture |
| US4958206A (en) * | 1988-06-28 | 1990-09-18 | Texas Instruments Incorporated | Diffused bit line trench capacitor dram cell |
| US5105245A (en) * | 1988-06-28 | 1992-04-14 | Texas Instruments Incorporated | Trench capacitor DRAM cell with diffused bit lines adjacent to a trench |
| JPH02153560A (ja) * | 1988-08-18 | 1990-06-13 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
| US5057887A (en) * | 1989-05-14 | 1991-10-15 | Texas Instruments Incorporated | High density dynamic ram cell |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
| US5111259A (en) * | 1989-07-25 | 1992-05-05 | Texas Instruments Incorporated | Trench capacitor memory cell with curved capacitors |
| US4978634A (en) * | 1989-07-25 | 1990-12-18 | Texas Instruments, Incorporated | Method of making trench DRAM cell with stacked capacitor and buried lateral contact |
| US5688709A (en) * | 1996-02-14 | 1997-11-18 | Lsi Logic Corporation | Method for forming composite trench-fin capacitors for DRAMS |
| DE10108290A1 (de) * | 2001-02-21 | 2002-09-12 | Infineon Technologies Ag | Elektroanordnung zur Ladungsspeicherung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
| JPH065713B2 (ja) * | 1982-06-07 | 1994-01-19 | 日本電気株式会社 | 半導体集積回路装置 |
-
1984
- 1984-07-30 JP JP59159704A patent/JPH079944B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6136965A (ja) | 1986-02-21 |
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