JPH0691214B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH0691214B2 JPH0691214B2 JP61272283A JP27228386A JPH0691214B2 JP H0691214 B2 JPH0691214 B2 JP H0691214B2 JP 61272283 A JP61272283 A JP 61272283A JP 27228386 A JP27228386 A JP 27228386A JP H0691214 B2 JPH0691214 B2 JP H0691214B2
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置，特に情報
記憶部であるメモリセルを改良したダイナミック型半導
体記憶装置に関するものである。
記憶部であるメモリセルを改良したダイナミック型半導
体記憶装置に関するものである。
一般に半導体記憶装置，特にダイナミックメモリにおい
ては、その高集積化に伴なつて、情報記憶部であるメモ
リセルの占める面積が非常に小さくなる傾向を有してお
り、限られた面積範囲の中で、より多くのメモリキャパ
シタ容量を確保するために、従来から種々のメモリセル
が工夫，かつ提案されている。
ては、その高集積化に伴なつて、情報記憶部であるメモ
リセルの占める面積が非常に小さくなる傾向を有してお
り、限られた面積範囲の中で、より多くのメモリキャパ
シタ容量を確保するために、従来から種々のメモリセル
が工夫，かつ提案されている。
こゝでまず第４図には、一つの従来例として、アイ エ
ス エス シー シー〔（ISSCC）における“Digest of
Technical Papers"でのpp.146-147（1979）〕に示され
た積み上げ型メモリセルと呼ばれる半導体記憶装置の断
面構造を示してある。
ス エス シー シー〔（ISSCC）における“Digest of
Technical Papers"でのpp.146-147（1979）〕に示され
た積み上げ型メモリセルと呼ばれる半導体記憶装置の断
面構造を示してある。
すなわち，この第４図において、符号１はｐ形シリコン
半導体基板、２は素子間分離用のフィールド酸化膜、３
は同素子間分離用のチャネルストップp+領域、４はn+拡
散領域、５は第１層目の多結晶シリコン層で、埋め込み
コンタクト孔６によりn+拡散領域４と電気的接続がとら
れており、また、７はキャパシタ用の絶縁膜、８はセル
プレートとなる第２層目の多結晶シリコン層、９はワー
ド線となる第３層目の多結晶シリコン層、10はビット線
を構成するアルミなどの金属配線で、コンタクト孔11に
よりn+拡散領域４と電気的接続がとられている。
半導体基板、２は素子間分離用のフィールド酸化膜、３
は同素子間分離用のチャネルストップp+領域、４はn+拡
散領域、５は第１層目の多結晶シリコン層で、埋め込み
コンタクト孔６によりn+拡散領域４と電気的接続がとら
れており、また、７はキャパシタ用の絶縁膜、８はセル
プレートとなる第２層目の多結晶シリコン層、９はワー
ド線となる第３層目の多結晶シリコン層、10はビット線
を構成するアルミなどの金属配線で、コンタクト孔11に
よりn+拡散領域４と電気的接続がとられている。
つまり、この第４図実施例構造では、キャパシタ用の絶
縁膜７を挟んで、第１層目の多結晶シリコン層５と第２
層目の多結晶シリコン層８とにより所期の，いわちる積
み上げ型のダイナミックメモリセルを構成しており、第
１層目の多結晶シリコン層５を電荷蓄積部としているの
である。
縁膜７を挟んで、第１層目の多結晶シリコン層５と第２
層目の多結晶シリコン層８とにより所期の，いわちる積
み上げ型のダイナミックメモリセルを構成しており、第
１層目の多結晶シリコン層５を電荷蓄積部としているの
である。
しかしながら、前記した第４図従来例構造によるダイナ
ミックメモリセルの場合には、これが本質的に平面キャ
パシタであるために、例えば、メガビット級のダイナミ
ックRAMにおいては、所定の容量を確保するのに十分な
面積が得られる、また、埋め込みコンタクト部分の面積
も必要で、必ずしも高集積化に対応できないと云う不利
があつた。
ミックメモリセルの場合には、これが本質的に平面キャ
パシタであるために、例えば、メガビット級のダイナミ
ックRAMにおいては、所定の容量を確保するのに十分な
面積が得られる、また、埋め込みコンタクト部分の面積
も必要で、必ずしも高集積化に対応できないと云う不利
があつた。
そこで、このような点を改良するために、第５図に示す
ように、シリコン半導体基板１中に溝孔12を掘り込み、
この掘り込み溝孔12の内側壁に沿わせて、前記と同様に
キャパシタを構成した，いわゆる掘り込み溝型のダイナ
ミックメモリセルがある。なお、同図中,13は酸化シリ
コンなどの厚い絶縁膜である。
ように、シリコン半導体基板１中に溝孔12を掘り込み、
この掘り込み溝孔12の内側壁に沿わせて、前記と同様に
キャパシタを構成した，いわゆる掘り込み溝型のダイナ
ミックメモリセルがある。なお、同図中,13は酸化シリ
コンなどの厚い絶縁膜である。
この第５図従来例構造によれば、前記掘り込み溝孔12の
内側壁部をもキャパシタに利用して、実質的な面積の増
加を図り得るのであるが、より一層，高集積化させるた
めには、こゝでも埋め込みコンタクト部分の面積を無視
できず、必ずしも十分でないと云う問題点があつた。
内側壁部をもキャパシタに利用して、実質的な面積の増
加を図り得るのであるが、より一層，高集積化させるた
めには、こゝでも埋め込みコンタクト部分の面積を無視
できず、必ずしも十分でないと云う問題点があつた。
この発明は従来例でのこのような問題点を解消するため
になされたもので、その目的とするところは、縮少され
たメモリセルの中で、十分な情報電荷量を確保できて、
しかも高集積化に適した，この種のダイナミック型半導
体記憶装置を提供することである。
になされたもので、その目的とするところは、縮少され
たメモリセルの中で、十分な情報電荷量を確保できて、
しかも高集積化に適した，この種のダイナミック型半導
体記憶装置を提供することである。
前記目的を達成させるために、この発明に係るダイナミ
ック型半導体記憶装置は、列方向に隣接する２つのメモ
リセルに対する２本のワード線の間に位置する半導体基
板の主表面に形成された掘り込み溝孔と、この掘り込み
溝孔の内底壁部に形成されその２つのメモリセルを電気
的に分離するための分離絶縁膜とを有し、２つのメモリ
セルの一方のメモリセルは、トランジスタと拡散領域と
容量部を備えるようにしたものである。
ック型半導体記憶装置は、列方向に隣接する２つのメモ
リセルに対する２本のワード線の間に位置する半導体基
板の主表面に形成された掘り込み溝孔と、この掘り込み
溝孔の内底壁部に形成されその２つのメモリセルを電気
的に分離するための分離絶縁膜とを有し、２つのメモリ
セルの一方のメモリセルは、トランジスタと拡散領域と
容量部を備えるようにしたものである。
そしてこのトランジスタは、２本のワード線の一方の一
部をゲート電極とし、このゲート電極の掘り込み溝孔側
に位置する半導体基板の一種面に形成されたソース／ド
レイン領域と、このソース／ドレイン領域とゲート電極
とを挾んで半導体基板の一種面に形成され、ビット線が
接続される他方のソース・ドレイン領域とを有する。
部をゲート電極とし、このゲート電極の掘り込み溝孔側
に位置する半導体基板の一種面に形成されたソース／ド
レイン領域と、このソース／ドレイン領域とゲート電極
とを挾んで半導体基板の一種面に形成され、ビット線が
接続される他方のソース・ドレイン領域とを有する。
また、拡散領域は、このトランジスタの一方のソース・
ドレイン領域と掘り込み溝孔内の内底壁部に形成された
分離絶縁膜との間に形成され、その一方のソース／ドレ
イン領域と電気的に接続されるとともに、掘り込み溝孔
の内側壁部および内底壁部に沿って、かつ、表面が露出
して形成され、一方のソース／ドレイン領域と同一導電
形である。
ドレイン領域と掘り込み溝孔内の内底壁部に形成された
分離絶縁膜との間に形成され、その一方のソース／ドレ
イン領域と電気的に接続されるとともに、掘り込み溝孔
の内側壁部および内底壁部に沿って、かつ、表面が露出
して形成され、一方のソース／ドレイン領域と同一導電
形である。
そして、その容量部は、トランジスタの一方のソース／
ドレイン領域と掘り込み溝孔の内底壁部に形成された分
離絶縁膜との間に位置する掘り込み溝孔の内壁部および
内底壁部に沿って設けられ、拡散領域における内側壁部
または内底壁部の少なくとも一方の壁部の露出面と電気
的に接続される第１導電層からなる電極蓄積部と、この
電極蓄積部に絶縁膜を介して対向配置された第２の導電
層からなる対向電極とを有している。
ドレイン領域と掘り込み溝孔の内底壁部に形成された分
離絶縁膜との間に位置する掘り込み溝孔の内壁部および
内底壁部に沿って設けられ、拡散領域における内側壁部
または内底壁部の少なくとも一方の壁部の露出面と電気
的に接続される第１導電層からなる電極蓄積部と、この
電極蓄積部に絶縁膜を介して対向配置された第２の導電
層からなる対向電極とを有している。
一方、他方のメモリセルは、２本のワード線の他方のワ
ード線の一部をゲート電極となすトランジスタと、上述
と同様な拡散領域と容量部とを備えるようにしたもので
ある。
ード線の一部をゲート電極となすトランジスタと、上述
と同様な拡散領域と容量部とを備えるようにしたもので
ある。
すなわち，この発明においては、掘り込み溝孔の内壁部
の一部に素子分離領域を形成させ、この分離領域によっ
て第１の導電層を分離させ、かつ、電極蓄積部としての
第１の導電層と半導体基板との電気的接続を、掘り込み
溝孔の少なくとも一部内壁を通してとるようにしたの
で、この電気的接続だけのために、基板面に余分な面積
を全く必要とせず、これによつて装置構成の高集積化を
向上し得るのである。
の一部に素子分離領域を形成させ、この分離領域によっ
て第１の導電層を分離させ、かつ、電極蓄積部としての
第１の導電層と半導体基板との電気的接続を、掘り込み
溝孔の少なくとも一部内壁を通してとるようにしたの
で、この電気的接続だけのために、基板面に余分な面積
を全く必要とせず、これによつて装置構成の高集積化を
向上し得るのである。
以下，この発明に係るダイナミック型半導体記憶装置の
実施例につき、第１図ないし第３図を参照して詳細に説
明する。
実施例につき、第１図ないし第３図を参照して詳細に説
明する。
第１図（ａ），（ｂ）および（ｃ）はこの発明の一実施
例を適用したダイナミック型半導体記憶装置の概略構成
を模式的に示す平面パターン図，同上Ib-IbおよびIc-Ic
線部のそれぞれ断面図である。
例を適用したダイナミック型半導体記憶装置の概略構成
を模式的に示す平面パターン図，同上Ib-IbおよびIc-Ic
線部のそれぞれ断面図である。
これらの第１図（ａ），（ｂ），（ｃ）実施例構造にお
いて、前記第４図および第５図従来例構造と同一符号は
同一または相当部分を示しており、また、第１図中,14
はシリコン半導体基板１中に掘り込んだ掘り込み溝孔12
の基板面にあつて、n+拡散領域４（ソース／ドレイン領
域）とは別工程で、かつこのn+拡散領域４に接続して形
成された別のn+拡散領域（拡散領域）である。
いて、前記第４図および第５図従来例構造と同一符号は
同一または相当部分を示しており、また、第１図中,14
はシリコン半導体基板１中に掘り込んだ掘り込み溝孔12
の基板面にあつて、n+拡散領域４（ソース／ドレイン領
域）とは別工程で、かつこのn+拡散領域４に接続して形
成された別のn+拡散領域（拡散領域）である。
すなわち，この実施例構造によるダイナミック型半導体
記憶装置においては、掘り込み溝孔12の内側壁部にあつ
て、電荷蓄積部としての第１層目の多結晶シリコン層
（第１の導電層）５と、セルプレート電極（対向電極）
となる第２層目の多結晶シリコン層（第２の導電層）８
とにより、所期通りのキャパシタ（容量部）を構成して
いるために、こゝでも十分な容量を確保できることが明
らかである。
記憶装置においては、掘り込み溝孔12の内側壁部にあつ
て、電荷蓄積部としての第１層目の多結晶シリコン層
（第１の導電層）５と、セルプレート電極（対向電極）
となる第２層目の多結晶シリコン層（第２の導電層）８
とにより、所期通りのキャパシタ（容量部）を構成して
いるために、こゝでも十分な容量を確保できることが明
らかである。
そしてさらに、この実施例構造では、掘り込み溝孔12の
内底壁部にあつて、シリコン半導体基板１のn+拡散領域
14に対する，電荷蓄積部としての第１層目の多結晶シリ
コン層５の埋め込みコンタクト孔６（壁部の露出面）を
通した電気的接続がとられているために、この埋め込み
コンタクト孔６を通した電気的接続だけのための，前記
従来従来例構造に見られた基板１面での余分な面積部分
が不必要になり、装置構成の高集積化が可能になる。
内底壁部にあつて、シリコン半導体基板１のn+拡散領域
14に対する，電荷蓄積部としての第１層目の多結晶シリ
コン層５の埋め込みコンタクト孔６（壁部の露出面）を
通した電気的接続がとられているために、この埋め込み
コンタクト孔６を通した電気的接続だけのための，前記
従来従来例構造に見られた基板１面での余分な面積部分
が不必要になり、装置構成の高集積化が可能になる。
さらにまた、この実施例構造では、同第１図に示されて
いる如く、掘り込み溝孔12の内底壁部，および側壁部上
にあつて、素子間分離用のフィールド酸化膜２（分離絶
縁膜）とp+拡散領域３とが形成され、これによつて電荷
蓄積部としての第１層目の多結晶シリコン層５が分離さ
れているために、１つの掘り込み溝孔12内を隣接する２
ビットで共有でき、併せてn+拡散領域14との間のパンチ
スルーをも抑制し得る。
いる如く、掘り込み溝孔12の内底壁部，および側壁部上
にあつて、素子間分離用のフィールド酸化膜２（分離絶
縁膜）とp+拡散領域３とが形成され、これによつて電荷
蓄積部としての第１層目の多結晶シリコン層５が分離さ
れているために、１つの掘り込み溝孔12内を隣接する２
ビットで共有でき、併せてn+拡散領域14との間のパンチ
スルーをも抑制し得る。
なおまた、この実施例構造の場合には、１ビットのキャ
パシタとして、掘り込み溝孔12の内側壁部での３方の面
を利用することになるが、その分については、この溝孔
12を少し深目に形成するようにすれば良く、こゝでは、
前記従来例構造に比較するとき、この溝孔12自体を幾分
か大きく形成することで、その内部での加工を一層容易
に行なうことができるのである。
パシタとして、掘り込み溝孔12の内側壁部での３方の面
を利用することになるが、その分については、この溝孔
12を少し深目に形成するようにすれば良く、こゝでは、
前記従来例構造に比較するとき、この溝孔12自体を幾分
か大きく形成することで、その内部での加工を一層容易
に行なうことができるのである。
次に、この実施例構造を得るための製造工程について述
べる。
べる。
まず、シリコン半導体基板１に対して、２ビットで共有
される１つの掘り込み溝孔12を掘り込むと共に、かつ素
子間分離のためのフィールド酸化膜2,およびp+拡散領域
３を形成した後、n+拡散領域14を形成する。
される１つの掘り込み溝孔12を掘り込むと共に、かつ素
子間分離のためのフィールド酸化膜2,およびp+拡散領域
３を形成した後、n+拡散領域14を形成する。
ついで、電荷蓄積部としての第１層目の多結晶シリコン
層５を形成し、かつ埋め込みコンタクト孔６を通してn+
拡散領域14との電気的接続をとつた後、その上にキャパ
シタ用の絶縁膜７を形成する。
層５を形成し、かつ埋め込みコンタクト孔６を通してn+
拡散領域14との電気的接続をとつた後、その上にキャパ
シタ用の絶縁膜７を形成する。
さらに、セルプレートとなる第２層目の多結晶シリコン
層8,続いてワード線となる第３層目の多結晶シリコン層
９を順次に形成し、かつこれをマスクにしてセルフアラ
インでn+拡散領域４を形成した後、コンタクト孔11を開
け、ビット線となるアルミなどの金属配線10を施して完
成するのである。
層8,続いてワード線となる第３層目の多結晶シリコン層
９を順次に形成し、かつこれをマスクにしてセルフアラ
インでn+拡散領域４を形成した後、コンタクト孔11を開
け、ビット線となるアルミなどの金属配線10を施して完
成するのである。
なお、前記第１図実施例においては、n+拡散領域14に対
する第１層目の多結晶シリコン層５の電気的接続を、掘
り込み溝孔12の内底壁部でとるようにした場合について
述べたが、この電気的接続については、第２図に示すよ
うに、掘り込み溝孔12の内側壁部の一部でとるようにし
ても、あるいはまた、第３図に示すように、掘り込み溝
孔12の内側壁部から内底壁部にかけての一部でとるよう
にしても良く、同様な作用，効果が得られるのである。
する第１層目の多結晶シリコン層５の電気的接続を、掘
り込み溝孔12の内底壁部でとるようにした場合について
述べたが、この電気的接続については、第２図に示すよ
うに、掘り込み溝孔12の内側壁部の一部でとるようにし
ても、あるいはまた、第３図に示すように、掘り込み溝
孔12の内側壁部から内底壁部にかけての一部でとるよう
にしても良く、同様な作用，効果が得られるのである。
以上詳述したように、この発明によれば、半導体基板に
掘り込み溝孔を掘り込み、かつこの掘り込み溝孔内にあ
つて、掘り込み溝孔底部の分離絶縁膜により２つに分離
され、絶縁膜を挾んでそれぞれ形成された第１の導電層
と第２の導電層とにより、掘り込み溝内に２つの容量部
を構成させ、また、２つの容量部それぞれが、掘り込み
溝孔の少なくとも一部内壁を通して、半導体基板に形成
されたトランジスタの一方のソース／ドレイン領域に接
続して掘り込み溝孔の内側壁部から内底壁部に沿うよう
に形成された拡散領域と第１の導電層との電気的接続を
とるようにしたので、この電気的接続だけのための，従
来例構造に見られた基板面での余分な面積部分が不必要
になり、小さな面積内に十分な容量を確保し得て、結果
的に装置構成の高集積化を効果的に向上でき、しかもそ
の構造自体が比較的簡単で、容易に実施できるなどの優
れた特長を有するものである。
掘り込み溝孔を掘り込み、かつこの掘り込み溝孔内にあ
つて、掘り込み溝孔底部の分離絶縁膜により２つに分離
され、絶縁膜を挾んでそれぞれ形成された第１の導電層
と第２の導電層とにより、掘り込み溝内に２つの容量部
を構成させ、また、２つの容量部それぞれが、掘り込み
溝孔の少なくとも一部内壁を通して、半導体基板に形成
されたトランジスタの一方のソース／ドレイン領域に接
続して掘り込み溝孔の内側壁部から内底壁部に沿うよう
に形成された拡散領域と第１の導電層との電気的接続を
とるようにしたので、この電気的接続だけのための，従
来例構造に見られた基板面での余分な面積部分が不必要
になり、小さな面積内に十分な容量を確保し得て、結果
的に装置構成の高集積化を効果的に向上でき、しかもそ
の構造自体が比較的簡単で、容易に実施できるなどの優
れた特長を有するものである。
第１図（ａ），（ｂ）および（ｃ）はこの発明に係るダ
イナミック型半導体記憶装置の一実施例を適用した概要
構成を模式的に示す平面パターン図，同上Ib-IbおよびI
c-Ic線部のそれぞれ断面図、第２図，および第３図は他
の各別の実施例を適用した第１図（ｂ）に対応する概要
構成を模式的に示すそれぞれ断面図であり、また第４
図，および第５図は各別の従来例による１トランジスタ
型ダイナミックメモリセルの概要構成を模式的に示すそ
れぞれ断面図である。 １……ｐ形シリコン半導体基板、２……フィールド酸化
膜、３……p+領域、4,および14……n+拡散領域、５……
第１層目の多結晶シリコン層、６……、7,および13……
絶縁膜、８……第２層目の多結晶シリコン層、９……第
３層目の多結晶シリコン層、10……金属配線、11……埋
め込みコンタクト孔、12……掘り込み溝孔。
イナミック型半導体記憶装置の一実施例を適用した概要
構成を模式的に示す平面パターン図，同上Ib-IbおよびI
c-Ic線部のそれぞれ断面図、第２図，および第３図は他
の各別の実施例を適用した第１図（ｂ）に対応する概要
構成を模式的に示すそれぞれ断面図であり、また第４
図，および第５図は各別の従来例による１トランジスタ
型ダイナミックメモリセルの概要構成を模式的に示すそ
れぞれ断面図である。 １……ｐ形シリコン半導体基板、２……フィールド酸化
膜、３……p+領域、4,および14……n+拡散領域、５……
第１層目の多結晶シリコン層、６……、7,および13……
絶縁膜、８……第２層目の多結晶シリコン層、９……第
３層目の多結晶シリコン層、10……金属配線、11……埋
め込みコンタクト孔、12……掘り込み溝孔。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−200565（ＪＰ，Ａ) 特開 昭60−113461（ＪＰ，Ａ) 特開 昭61−36965（ＪＰ，Ａ) 特開 昭61−107768（ＪＰ，Ａ)
Claims (6)
- 【請求項１】複数行、複数列に配置された複数のメモリ
セルと、複数行に配置された複数のワード線と、複数列
に配置された複数のビット線とを備えたダイナミック型
半導体記憶装置において、 列方向に隣接する２つのメモリセルに対する２本のワー
ド線の間に位置する半導体基板の主表面に形成された掘
り込み溝孔と、この掘り込み溝孔の内底壁部に形成さ
れ、上記２つのメモリセルを電気的に分離するための分
離絶縁膜とを有し、 上記２つのメモリセルの一方のメモリセルは、 上記２本のワード線の一方のワード線の一部をゲート電
極となし、このゲート電極の上記掘り込み溝孔内側に位
置する上記半導体基板の一主面に形成され、ビット線が
接続される他方のソース／ドレイン領域とを有したトラ
ンジスタと、 このトランジスタの一方のソース／ドレイン領域と上記
掘り込み溝孔の内部底壁部に形成された上記分離領域と
の間に形成され、上記一方のソース／ドレイン領域と電
気的に接続されるとともに、上記掘り込み溝孔の内側壁
部および内定壁部に沿って、かつ、表面が露出して形成
された上記一方のソース／ドレイン領域と同一導電型の
拡散領域と、 上記トランジスタの一方のソース／ドレイン領域と上記
掘り込み溝孔の内底壁部に形成された上記分離絶縁膜と
の間に位置する上記掘り込み溝孔の内側壁部に沿って設
けられ、上記拡散領域における内側壁部または内側壁部
の少なくとも一方の壁部の露出面と電気的に接続される
第１の導電層からなる対向電極とを有した容量部とを備
え、 上記２つのメモリセルの他方のメモリセルは、 上記２本のワード線の他方のワード線の一部をゲート電
極となし、このゲート電極の上記掘り込み溝孔側に位置
する上記半導体基板の一主面に形成された一方のソース
／ドレイン領域と、この一方のソース／ドレイン領域と
上記ゲート電極を挾んで上記半導体基板の一主面に形成
され、ビット線が接続される他方のソース／ドレイン領
域とを有したトランジスタと、 このトランジスタの一方のソース／ドレイン領域と上記
掘り込み溝孔の内定壁部に形成された上記分離絶縁膜と
の間に形成され、上記一方のソース／ドレイン領域と電
気的に接続されるとともに、上記掘り込み溝孔内の内側
壁部および内底壁部に沿って、かつ、表面が露出して形
成された上記一方のソース／ドレイン領域と同一導電型
の拡散領域と、 上記トランジスタの一方のソース／ドレイン領域と上記
掘り込み溝孔の内底壁部に形成された上記分離絶縁膜と
の間に位置する上記掘り込み溝孔の内側壁部および内底
壁部に沿って設けられ、上記拡散領域における内側壁部
または内底壁部の少なくとも一方の壁部の露出面と電気
的に接続された第１の導電層からなる電極蓄積部と、こ
の電極蓄積部に絶縁膜を介して対向配置された第２の導
電型からなる対向電極とを有した容量部 とを備えたことを特徴とするダイナミック型半導体記憶
装置。 - 【請求項２】各メモリセルの容量部の電極蓄積部の電気
的接続が、拡散領域における内側壁部の露出面の一部で
とられていることを特徴とする特許請求の範囲第１項に
記載のダイナミック型半導体記憶装置。 - 【請求項３】各メモリセルの容量部の電極蓄積部の電気
的接続が、拡散領域における内底壁部の露出面の一部で
とられていることを特徴とする特許請求の範囲第１項に
記載のダイナミック型半導体記憶装置。 - 【請求項４】各メモリセルの容量部の電極蓄積部の電気
的接続が、拡散領域における内側壁部から内底部にかけ
ての露出面でとられていることを特徴とする特許請求の
範囲第１項に記載のダイナミック型半導体記憶装置。 - 【請求項５】掘り込み溝孔の内定壁部に形成された分離
絶縁膜は、フィールド酸化膜であることを特徴とする特
許請求の範囲第１項ないし第４項のいずれかに記載のダ
イナミック型半導体記憶装置。 - 【請求項６】各メモリセルのトランジスタのソース／ド
レイン領域と拡散領域とは別々に形成されたものである
ことを特徴とする特許請求の範囲第１項ないし第５項の
いずれかに記載のダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272283A JPH0691214B2 (ja) | 1986-11-15 | 1986-11-15 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272283A JPH0691214B2 (ja) | 1986-11-15 | 1986-11-15 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63126268A JPS63126268A (ja) | 1988-05-30 |
| JPH0691214B2 true JPH0691214B2 (ja) | 1994-11-14 |
Family
ID=17511696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61272283A Expired - Lifetime JPH0691214B2 (ja) | 1986-11-15 | 1986-11-15 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691214B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079944B2 (ja) * | 1984-07-30 | 1995-02-01 | 株式会社東芝 | 半導体メモリ装置 |
| JPS61107768A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-11-15 JP JP61272283A patent/JPH0691214B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63126268A (ja) | 1988-05-30 |
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