JPS63126268A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPS63126268A JPS63126268A JP61272283A JP27228386A JPS63126268A JP S63126268 A JPS63126268 A JP S63126268A JP 61272283 A JP61272283 A JP 61272283A JP 27228386 A JP27228386 A JP 27228386A JP S63126268 A JPS63126268 A JP S63126268A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 21
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミック型半導体記憶装着。
特に情報記憶部であるメモリセルの改良構造に関するも
のである。
のである。
一般に半導体記憶装置、特にダイナミックメモリにおい
ては、その高集積化に伴なって、情報記憶部であるメモ
リセルの占める面積が非常に小さくなる傾向を有してお
り、限られた面積範囲の中で、より多くのメモリキャパ
シタ容量を確保するために、従来から種々のメモリセル
が工夫、かつ提案されている。
ては、その高集積化に伴なって、情報記憶部であるメモ
リセルの占める面積が非常に小さくなる傾向を有してお
り、限られた面積範囲の中で、より多くのメモリキャパ
シタ容量を確保するために、従来から種々のメモリセル
が工夫、かつ提案されている。
こ−でまず第４図には、一つの従来例として２アイ ニ
ス ニス シー シーＱＩｓＳＣＣ）における”Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”で
のｐｐ、 １４Ｅ！−１４７（１９７９）］に示された
積み上げ型メモリセルと呼ばれる半導体記憶装置の断面
構造を示しである。
ス ニス シー シーＱＩｓＳＣＣ）における”Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”で
のｐｐ、 １４Ｅ！−１４７（１９７９）］に示された
積み上げ型メモリセルと呼ばれる半導体記憶装置の断面
構造を示しである。
すなわち、この第４図において、符号１はｐ形シリコン
半導体基板、２は素子間分離用のフィールド酸化膜、３
は同素子間分離用のチャネルストップｐ＋領域、４はｎ
＋拡散領域、５は第１層目の多結晶シリコン層で、埋め
込みコンタクト孔Ｂにより１４′拡散領域４と電気的接
続がとられており、また、７はキャパシタ用の絶縁膜、
８はセルブレートとなる第２層目の多結晶シリコン層、
９はワード線となる第３層目の多結晶シリコン層、１０
はビット線を構成するアルミなどの金属配線で、コンタ
クト孔１１によりｎ＋拡散領域４と電気的接続がとられ
ている。
半導体基板、２は素子間分離用のフィールド酸化膜、３
は同素子間分離用のチャネルストップｐ＋領域、４はｎ
＋拡散領域、５は第１層目の多結晶シリコン層で、埋め
込みコンタクト孔Ｂにより１４′拡散領域４と電気的接
続がとられており、また、７はキャパシタ用の絶縁膜、
８はセルブレートとなる第２層目の多結晶シリコン層、
９はワード線となる第３層目の多結晶シリコン層、１０
はビット線を構成するアルミなどの金属配線で、コンタ
クト孔１１によりｎ＋拡散領域４と電気的接続がとられ
ている。
つまり、この第４図実施例構造では、キャパシタ用の絶
縁膜７を挟んで、第１層目の多結晶シリコン層５と第２
層目の多結晶シリコン層８とにより所期の、いわゆる積
み上げ型のダイナミックメモリセルを構成しており、第
１層目の多結晶シリコン層５を電荷蓄積部としているの
である。
縁膜７を挟んで、第１層目の多結晶シリコン層５と第２
層目の多結晶シリコン層８とにより所期の、いわゆる積
み上げ型のダイナミックメモリセルを構成しており、第
１層目の多結晶シリコン層５を電荷蓄積部としているの
である。
しかしながら、前記した第４図従来例構造によるダイナ
ミックメモリセルの場合には、これが本質的に平面キャ
パシタであるために、例えば、メガビット級のダイナミ
ックＲＡＭにおいては、所定の容量を確保するのに十分
な面積が得られず、また、埋め込みコンタクト部分の面
積も必要で、必ずしも高集積化に対応できないと云う不
利があった。
ミックメモリセルの場合には、これが本質的に平面キャ
パシタであるために、例えば、メガビット級のダイナミ
ックＲＡＭにおいては、所定の容量を確保するのに十分
な面積が得られず、また、埋め込みコンタクト部分の面
積も必要で、必ずしも高集積化に対応できないと云う不
利があった。
そこで、このような点を改良するために、第５図に示す
ように、シリコン半導体基板ｌ中に溝孔１２を掘り込み
、この掘り込み溝孔１２の内側壁に沿わせて、前記と同
様にキャパシタを構成した。いわゆる掘り込み溝型のダ
イナミックメモリセルがある。なお、同図中、１３は酸
化シリコンなどの厚い絶縁膜である。
ように、シリコン半導体基板ｌ中に溝孔１２を掘り込み
、この掘り込み溝孔１２の内側壁に沿わせて、前記と同
様にキャパシタを構成した。いわゆる掘り込み溝型のダ
イナミックメモリセルがある。なお、同図中、１３は酸
化シリコンなどの厚い絶縁膜である。
この第５図従来例構造によれば、前記掘り込み溝孔１２
の内側壁部をもキャパシタに利用して、実質的な面精の
増加を図り得るのであるが、より一層、高集積化させる
ためには、こ−でも埋め込みコンタクト部分の面積を無
視できず、必ずしも十分でないと云う問題点があった。
の内側壁部をもキャパシタに利用して、実質的な面精の
増加を図り得るのであるが、より一層、高集積化させる
ためには、こ−でも埋め込みコンタクト部分の面積を無
視できず、必ずしも十分でないと云う問題点があった。
この発明は従来例でのこのような問題点を解消するため
になされたもので、その目的とするところは、縮少され
たメモリセルの中で、十分な情報電荷量を確保できて、
しかも高集積化に適した。
になされたもので、その目的とするところは、縮少され
たメモリセルの中で、十分な情報電荷量を確保できて、
しかも高集積化に適した。
この種の１トランジスタ型のダイナミックメモリセルを
提供することである。
提供することである。
前記目的を達成させるために、この発明に係るダイナミ
ックメモリセルは、半導体基板に掘り込み溝孔を掘り込
み、かつこの掘り込み溝孔内にあって、絶縁膜を挟んで
形成された。電荷蓄積部となる第１の導電層と、その対
向電極としての第２の導電層とにより容量部を構成させ
ると共に、掘り込み溝孔の少なくとも一部内壁を通して
、半導体基板と第１の導電層との電気的接続をとるよう
にしたものである。
ックメモリセルは、半導体基板に掘り込み溝孔を掘り込
み、かつこの掘り込み溝孔内にあって、絶縁膜を挟んで
形成された。電荷蓄積部となる第１の導電層と、その対
向電極としての第２の導電層とにより容量部を構成させ
ると共に、掘り込み溝孔の少なくとも一部内壁を通して
、半導体基板と第１の導電層との電気的接続をとるよう
にしたものである。
すなわち、この発明においては、電荷蓄積部としての第
１の導電層と半導体基板との電気的接続を、掘り込み溝
孔の少なくとも一部内壁を通してとるようにしたので、
この電気的接続だけのために、基板面に余分な面積を全
く必要とせず、これによって装置構成の高集積化を向上
し得るのである。
１の導電層と半導体基板との電気的接続を、掘り込み溝
孔の少なくとも一部内壁を通してとるようにしたので、
この電気的接続だけのために、基板面に余分な面積を全
く必要とせず、これによって装置構成の高集積化を向上
し得るのである。
以下、この発明に係るダイナミックメモリセルの実施例
につき、第１図ないし第３図を参照して詳細に説明する
。
につき、第１図ないし第３図を参照して詳細に説明する
。
第１図（ａ）、（ｂ）および（Ｃ）はこの発明の一実施
例を適用した１トランジスタ型のダイナミックメモリセ
ルの概要構成を模式的に示す平面パターン図、同ｌＩｂ
−ＩｂおよびＩｃ−Ｉｃ線部ノソれツレ断面図である。
例を適用した１トランジスタ型のダイナミックメモリセ
ルの概要構成を模式的に示す平面パターン図、同ｌＩｂ
−ＩｂおよびＩｃ−Ｉｃ線部ノソれツレ断面図である。
これらの第１図（ａ） 、 （ｂ） 、Ｃｃ）実施例構
造において、前記第４図、および第５図従来例構造と同
一符号は同一または相当部分を示しており、また、第１
図中、１４はシリコン半導体基板１中に掘り込んだ掘り
込み溝孔１２の基板面にあって、ｎ＋拡散領域４とはｒ
ｉｉＩＩ工程で、かつこのＣ拡ｒ＆債城４に接続して形
成された別のｎ＋拡散領域である。
造において、前記第４図、および第５図従来例構造と同
一符号は同一または相当部分を示しており、また、第１
図中、１４はシリコン半導体基板１中に掘り込んだ掘り
込み溝孔１２の基板面にあって、ｎ＋拡散領域４とはｒ
ｉｉＩＩ工程で、かつこのＣ拡ｒ＆債城４に接続して形
成された別のｎ＋拡散領域である。
すなわち、この実施例構造によるダイナミックメモリセ
ルにおいては、掘り込み溝孔１２の内側壁部にあって、
電荷蓄積部としての第１層目の多結晶シリコン層（第１
の導電層）５と、セルプレート電極（対向電極）となる
第２層目の多結晶シリコン層（第２の導電層）８とによ
り、所期通りのキャパシタを構成しているために、ご覧
でも十分な容量を確保できることが明らかである。
ルにおいては、掘り込み溝孔１２の内側壁部にあって、
電荷蓄積部としての第１層目の多結晶シリコン層（第１
の導電層）５と、セルプレート電極（対向電極）となる
第２層目の多結晶シリコン層（第２の導電層）８とによ
り、所期通りのキャパシタを構成しているために、ご覧
でも十分な容量を確保できることが明らかである。
そしてさらに、この実施例構造では、掘り込み溝孔１２
の内底壁部にあって、シリコン半導体ノ、（板１のｎ十
拡故領域１４に対する。電荷蓄積部としての第１層目の
多結晶シリコン層５の埋め込みコンタクト孔６を通した
電気的接続がとられているために、この埋め込みコンタ
クト孔６を通した電気的接続だけのための、前記従来例
構造に見られた基板１面での余分な面積部分が不必要に
なり、装置構成の高集積化が可能になる。
の内底壁部にあって、シリコン半導体ノ、（板１のｎ十
拡故領域１４に対する。電荷蓄積部としての第１層目の
多結晶シリコン層５の埋め込みコンタクト孔６を通した
電気的接続がとられているために、この埋め込みコンタ
クト孔６を通した電気的接続だけのための、前記従来例
構造に見られた基板１面での余分な面積部分が不必要に
なり、装置構成の高集積化が可能になる。
さらにまた、この実施例構造では、同第１図に示されて
いる如く、掘り込み溝孔１２の内底壁部。
いる如く、掘り込み溝孔１２の内底壁部。
および側壁部上にあって、素子間分離用のフィールド酸
化膜２とｐ１拡散領域３とが形成され、これによって電
荷蓄積部としての第１層目の多結晶シリコン層５が分離
されているために、１つの掘り込み溝孔１２内を隣接す
る２ビツトで共有でき、併せてｎ＋拡散領域１４との間
のパンチスルーをも抑制し得る。
化膜２とｐ１拡散領域３とが形成され、これによって電
荷蓄積部としての第１層目の多結晶シリコン層５が分離
されているために、１つの掘り込み溝孔１２内を隣接す
る２ビツトで共有でき、併せてｎ＋拡散領域１４との間
のパンチスルーをも抑制し得る。
なおまた、この実施例構造の場合には、ｌビットのキャ
パシタとして、掘り込み溝孔１２の内側壁部での３方の
面を利用することになるが、その分については、この溝
孔１２を少し層目に形成するようにすれば良く、こ−で
は、前記従来例構造に比較するとき、この溝孔１２自体
を幾分か大きく形成することで、その内部での加工を一
層容易に行なうことができるのである。
パシタとして、掘り込み溝孔１２の内側壁部での３方の
面を利用することになるが、その分については、この溝
孔１２を少し層目に形成するようにすれば良く、こ−で
は、前記従来例構造に比較するとき、この溝孔１２自体
を幾分か大きく形成することで、その内部での加工を一
層容易に行なうことができるのである。
次に、この実施例構造を得るための製造工程について述
べる。
べる。
まず、シリコン半導体基板１に対して、２ビツトで共有
される１つの掘り込み溝孔１２を掘り込むと共に、かつ
素子間分離のためのフィールド酸化Ｉｔ莫２ 、および
ｐ＋拡散領域３を形成した後、Ｃ拡散領域１４を形成す
る。
される１つの掘り込み溝孔１２を掘り込むと共に、かつ
素子間分離のためのフィールド酸化Ｉｔ莫２ 、および
ｐ＋拡散領域３を形成した後、Ｃ拡散領域１４を形成す
る。
ついで、電荷蓄積部としての第１層目の多結晶シリコン
層５を形成し、かつ埋め込みコンタクト孔６を通してｎ
＋拡散望域１４との電気的接続をとった後、その上にキ
ャパシタ用の絶縁膜７を形成する。
層５を形成し、かつ埋め込みコンタクト孔６を通してｎ
＋拡散望域１４との電気的接続をとった後、その上にキ
ャパシタ用の絶縁膜７を形成する。
さらに、セルプレートとなる第２層目の多結晶シリコン
層８．続いてワード線となる第３層目の多結晶シリコン
層９を順次に形成し、かつこれをマスクにしてセルファ
ラインでｎ＋拡散領域４を形成した後、コンタクト孔１
１を開け、ビット線となるアルミなどの金属配線１０を
施して完成するのである。
層８．続いてワード線となる第３層目の多結晶シリコン
層９を順次に形成し、かつこれをマスクにしてセルファ
ラインでｎ＋拡散領域４を形成した後、コンタクト孔１
１を開け、ビット線となるアルミなどの金属配線１０を
施して完成するのである。
なお、前記第１図実施例においては、ｎ＋拡散領域１４
に対する第１層目の多結晶シリコン層５の電気的接続を
、掘り込み溝孔１２の内底壁部でとるようにした場合に
ついて述べたが、この電気的接続については、第２図に
示すように、掘り込み溝孔１２の内側壁部の一部でとる
ようにしても、あるいはまた、第３図に示すように、掘
り込み溝孔１２の内側壁部から内底壁部にかけての一部
でとるようにしても良く、同様な作用、効果が得られる
のである。
に対する第１層目の多結晶シリコン層５の電気的接続を
、掘り込み溝孔１２の内底壁部でとるようにした場合に
ついて述べたが、この電気的接続については、第２図に
示すように、掘り込み溝孔１２の内側壁部の一部でとる
ようにしても、あるいはまた、第３図に示すように、掘
り込み溝孔１２の内側壁部から内底壁部にかけての一部
でとるようにしても良く、同様な作用、効果が得られる
のである。
以上詳述したように、この発明によれば、１個のトラン
ジスタと１個の容量部とにより構成される半導体記ｔｆ
ｉ装首において、半導体基板に掘り込み溝孔を掘り込み
、かつこの掘り込み溝孔内にあって、絶縁膜を挟んで形
成された第１の導電層と第２の導電層とにより容量部を
構成させ、また。
ジスタと１個の容量部とにより構成される半導体記ｔｆ
ｉ装首において、半導体基板に掘り込み溝孔を掘り込み
、かつこの掘り込み溝孔内にあって、絶縁膜を挟んで形
成された第１の導電層と第２の導電層とにより容量部を
構成させ、また。
掘り込み溝孔の少なくとも一部内壁を通して、半導体基
板とｆ５ｆの導電層との電気的接続をとるようにしたの
で、この電気的接続だけのための、従来例構造に見られ
た基板面での余分な面積部分が不必要になり、小さな面
積内に十分な容量を確保し得て、結果的に装置構成の高
集積化を効果的に向」二でき、しかもその構造自体が比
較的簡単で、容易に実施できるなどの優れた特長を有す
るものである。
板とｆ５ｆの導電層との電気的接続をとるようにしたの
で、この電気的接続だけのための、従来例構造に見られ
た基板面での余分な面積部分が不必要になり、小さな面
積内に十分な容量を確保し得て、結果的に装置構成の高
集積化を効果的に向」二でき、しかもその構造自体が比
較的簡単で、容易に実施できるなどの優れた特長を有す
るものである。
第１図（ａ） 、 （ｂ）および（Ｃ）はこの発明に係
る１トランジスタ型のダイナミックメモリセルの一実施
例を適用した概要構成を模式的に示す平面パターン図、
同上Ｉｂ−ＩｂおよびＩｃ−Ｉｃ線部のそれぞれ断面図
、第２図、および第３図は他の各別の実施例を適用した
第１図（ｂ）に対応する概要構成を模式的に示すそれぞ
れ断面図であり、また第４図、および第５図は各別の従
来例による１トランジスタ型ダイナミツクメモリセルの
概要構成を模式的に示すそれぞれ断面図である。 ｌ・・・・ｐ形シリコン半導体基板、２・・・・フィー
ルド酸化膜、３・・・・ｐ１領域、４．および１４・・
・・ｎ＋拡散領域、５・・・・第１層目の多結晶シリコ
ン層、６・・・・、７．および１３・・・・絶縁膜、８
・・・・第２層目の多結晶シリコン層、８・・・・第３
層目、の多結晶シリコン層、ｌＯ・・・・金属配線、１
１・・・・埋め込みコンタクト孔、１２・・・・掘り込
み溝孔。 代理人 大 岩 増 雄 第１図 （Ｇ） Ｉｃ Ｉｃ １ ・ｐ勺シリコシｊｆ傳ｑ参本扱 ２１ フィーｒレド酸イＬ蟻 ３：ｌ）”４１！４に ４、右・よび１４ ＋ ｎ＋才飄償友横緘５Ｉ 第１１
目の多４Ｚｋシリコン１ ６ｊ１ ： 埋め込みコンタクト孔 １、ｈよひ゛１３：ｇｉ孝嘩 ８・材２層＠９５ａ面シリコン層 ９： 才３層目の多を各ｈ／リコゾ１ １０： 金属配等 １２Ｉ 坦Ｅり込み清）し 第１図 （ｂ） 第２図 第３図 第４図 第５図
る１トランジスタ型のダイナミックメモリセルの一実施
例を適用した概要構成を模式的に示す平面パターン図、
同上Ｉｂ−ＩｂおよびＩｃ−Ｉｃ線部のそれぞれ断面図
、第２図、および第３図は他の各別の実施例を適用した
第１図（ｂ）に対応する概要構成を模式的に示すそれぞ
れ断面図であり、また第４図、および第５図は各別の従
来例による１トランジスタ型ダイナミツクメモリセルの
概要構成を模式的に示すそれぞれ断面図である。 ｌ・・・・ｐ形シリコン半導体基板、２・・・・フィー
ルド酸化膜、３・・・・ｐ１領域、４．および１４・・
・・ｎ＋拡散領域、５・・・・第１層目の多結晶シリコ
ン層、６・・・・、７．および１３・・・・絶縁膜、８
・・・・第２層目の多結晶シリコン層、８・・・・第３
層目、の多結晶シリコン層、ｌＯ・・・・金属配線、１
１・・・・埋め込みコンタクト孔、１２・・・・掘り込
み溝孔。 代理人 大 岩 増 雄 第１図 （Ｇ） Ｉｃ Ｉｃ １ ・ｐ勺シリコシｊｆ傳ｑ参本扱 ２１ フィーｒレド酸イＬ蟻 ３：ｌ）”４１！４に ４、右・よび１４ ＋ ｎ＋才飄償友横緘５Ｉ 第１１
目の多４Ｚｋシリコン１ ６ｊ１ ： 埋め込みコンタクト孔 １、ｈよひ゛１３：ｇｉ孝嘩 ８・材２層＠９５ａ面シリコン層 ９： 才３層目の多を各ｈ／リコゾ１ １０： 金属配等 １２Ｉ 坦Ｅり込み清）し 第１図 （ｂ） 第２図 第３図 第４図 第５図
Claims (6)
- （１）１個のトランジスタと１個の容量部とにより構成
される半導体記憶装置において、半導体基板に掘り込み
溝孔を掘り込み、かつこの掘り込み溝孔内にあつて、絶
縁膜を挟んで形成された第１の導電層と第２の導電層と
により前記容量部を構成させると共に、掘り込み溝孔の
少なくとも一部内壁を通して、前記半導体基板と第１の
導電層との電気的接続をとり、前記第１の導電層によつ
て電荷蓄積部、前記第２の導電層によつて対向電極をそ
れぞれに形成させたことを特徴とするダイナミックメモ
リセル。 - （２）第１の導電層の電気的接続が、掘り込み溝孔の内
側壁部の一部でとられていることを特徴とする特許請求
の範囲第１項に記載のダイナミックメモリセル。 - （３）第１の導電層の電気的接続が、掘り込み溝孔の内
底壁部の一部でとられていることを特徴とする特許請求
の範囲第１項に記載のダイナミックメモリセル。 - （４）第１の導電層の電気的接続が、掘り込み溝孔の内
側壁部から内底壁部にかけた一部でとられていることを
特徴とする特許請求の範囲第１項に記載のダイナミック
メモリセル。 - （５）掘り込み溝孔の内壁部の一部に素子間分離領域を
形成させ、この分離領域によつて第１の導電層を分離さ
せたことを特徴とする特許請求の範囲第１項ないし第４
項の何れかに記載のダイナミックメモリセル。 - （６）素子間分離領域が、フィールド酸化膜で形成され
ていることを特徴とする特許請求の範囲第５項に記載の
ダイナミックメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272283A JPH0691214B2 (ja) | 1986-11-15 | 1986-11-15 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272283A JPH0691214B2 (ja) | 1986-11-15 | 1986-11-15 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63126268A true JPS63126268A (ja) | 1988-05-30 |
| JPH0691214B2 JPH0691214B2 (ja) | 1994-11-14 |
Family
ID=17511696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61272283A Expired - Lifetime JPH0691214B2 (ja) | 1986-11-15 | 1986-11-15 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691214B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6136965A (ja) * | 1984-07-30 | 1986-02-21 | Toshiba Corp | 半導体メモリ装置 |
| JPS61107768A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-11-15 JP JP61272283A patent/JPH0691214B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6136965A (ja) * | 1984-07-30 | 1986-02-21 | Toshiba Corp | 半導体メモリ装置 |
| JPS61107768A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691214B2 (ja) | 1994-11-14 |
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