JPS61107768A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61107768A JPS61107768A JP59229331A JP22933184A JPS61107768A JP S61107768 A JPS61107768 A JP S61107768A JP 59229331 A JP59229331 A JP 59229331A JP 22933184 A JP22933184 A JP 22933184A JP S61107768 A JPS61107768 A JP S61107768A
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- JP
- Japan
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- capacitor
- electrode
- polycrystalline silicon
- groove
- cell
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特に各種情報処理装置
に具備せしめられるグイナミソク型のランダム・アクセ
ス・メモリ （Ｄ−ＲＡＭ）に主として用いられる１ト
ランジスタ・１キヤパシタ型メモリセルの、キャパシタ
容量を増大せしめ且つセル面積を縮小するための改良構
造に関す。
に具備せしめられるグイナミソク型のランダム・アクセ
ス・メモリ （Ｄ−ＲＡＭ）に主として用いられる１ト
ランジスタ・１キヤパシタ型メモリセルの、キャパシタ
容量を増大せしめ且つセル面積を縮小するための改良構
造に関す。
上記Ｄ−ＲＡＭにおいては大規模化が急速に進められて
おり、これに伴って該Ｄ−ＲＡＭを構成する１トランジ
スタ・１キヤパシタ型メモリセルも大幅に縮小されて来
ている。
おり、これに伴って該Ｄ−ＲＡＭを構成する１トランジ
スタ・１キヤパシタ型メモリセルも大幅に縮小されて来
ている。
１トランジスタ・１キヤパシタ型のメモリセルは、第３
図に示すような回路構成を有しており、情報が電荷とし
てキャパシタＣに蓄積される。
図に示すような回路構成を有しており、情報が電荷とし
てキャパシタＣに蓄積される。
そして読出しに際しトランジスタＴを“ＯＮ”してキャ
パシタＣとビットラインＢＬとを接続し、上記蓄積電荷
によって生ずるビットラインＢＬの電位変化がセンスア
ンプＳＡを介して情報として読み出される。 （ＷＬは
ワードライン）従ってメモリセルの縮小に伴いキャパシ
タ容量が減少した際には、読出しに際してのビットライ
ンの電位変化が小さくなり、情報の読出しが困難且つ不
正確になって情報の信頼度が低下する。
パシタＣとビットラインＢＬとを接続し、上記蓄積電荷
によって生ずるビットラインＢＬの電位変化がセンスア
ンプＳＡを介して情報として読み出される。 （ＷＬは
ワードライン）従ってメモリセルの縮小に伴いキャパシ
タ容量が減少した際には、読出しに際してのビットライ
ンの電位変化が小さくなり、情報の読出しが困難且つ不
正確になって情報の信頼度が低下する。
又、キャパシタ容量が低下し情報として蓄積される電荷
量が減少すると、α線による情報の反転も起き易くなる
。
量が減少すると、α線による情報の反転も起き易くなる
。
そこでキャパシタ容量を増大せしめる手段の開発が３強
く要望されている。
く要望されている。
第４図は、従来用いられていた通常型の１トランジスタ
・１キヤパシタ・メモリセルの模式側断面図である。
・１キヤパシタ・メモリセルの模式側断面図である。
図において、１はｐ型シリコン基板、２は素子間分離酸
化膜、３はｎ゛型トドレイン領域４は第１のキャパシタ
電極となるｎ゛゛ソース領域、５は誘電体膜、６は一層
目の多結晶シリコン層ＰＡよりなる第２のキャパシタ電
極、７は第１の絶縁膜、８はゲート酸化膜、９は二層目
の多結晶シリコン層Ｆ′８よりなるゲート電極、１０は
第２の絶縁膜、１１はアルミニウムよりなるビットライ
ン、を示す。
化膜、３はｎ゛型トドレイン領域４は第１のキャパシタ
電極となるｎ゛゛ソース領域、５は誘電体膜、６は一層
目の多結晶シリコン層ＰＡよりなる第２のキャパシタ電
極、７は第１の絶縁膜、８はゲート酸化膜、９は二層目
の多結晶シリコン層Ｆ′８よりなるゲート電極、１０は
第２の絶縁膜、１１はアルミニウムよりなるビットライ
ン、を示す。
上記通常型の１トランジスタ・１キヤパシタ・セルにお
いては、同図のようにソース領域４の上部のみがキャパ
シタとして使用されるので、セル面積が縮小された際に
はその容量がそれに比例して大幅に減少する。
いては、同図のようにソース領域４の上部のみがキャパ
シタとして使用されるので、セル面積が縮小された際に
はその容量がそれに比例して大幅に減少する。
そこでキャパシタの実効面積を増す方法として提供され
たのがトレンチ・セル構造である。
たのがトレンチ・セル構造である。
第５図はトレンチ・セル構造を示す模式側断面図で、図
中１５は溝（トレンチ）を表し、その他の符号は第４図
と同一対象物を示す。
中１５は溝（トレンチ）を表し、その他の符号は第４図
と同一対象物を示す。
このセルはセルを形成する領域に予めマスク整合による
リソグラフィ手段により溝１５を形成し、該溝１５の内
面部を含むソース領域４を形成し、その上部に誘電体膜
５を介して第２のキャパシタ電極６を配設した構造で、
１ｌｌ１５の側面に相当する分キャパシタの実効面積が
増し、キャパシタ容量の増大が図れる。
リソグラフィ手段により溝１５を形成し、該溝１５の内
面部を含むソース領域４を形成し、その上部に誘電体膜
５を介して第２のキャパシタ電極６を配設した構造で、
１ｌｌ１５の側面に相当する分キャパシタの実効面積が
増し、キャパシタ容量の増大が図れる。
しかし該トレンチ・セルにおいては形成に際して、溝１
５とキャパシタ電極６との間の位置合わせ誤差に対する
余裕寸法ｄ、及びキャパシタ電極６とゲート電極９との
間の位置合わせ誤差に対する余裕寸法４′を見６必要力
゛あ、ａｏ−ｒ・ゞ″″″微細 ４゜化が思うよう
に図れないという問題があった。
５とキャパシタ電極６との間の位置合わせ誤差に対する
余裕寸法ｄ、及びキャパシタ電極６とゲート電極９との
間の位置合わせ誤差に対する余裕寸法４′を見６必要力
゛あ、ａｏ−ｒ・ゞ″″″微細 ４゜化が思うよう
に図れないという問題があった。
そこでキャパシタ容量の増加を図る別の構造として、ス
タックド・キャパシタ（Ｓｔａｃｋｅｄ−Ｃａｐａｃｉ
ｔｏｒ：５ＴＣ）型メモリセルが提供された。
タックド・キャパシタ（Ｓｔａｃｋｅｄ−Ｃａｐａｃｉ
ｔｏｒ：５ＴＣ）型メモリセルが提供された。
第６図は従来のスタックド・キャパシタ型セルの構造を
示す模式側断面図である。
示す模式側断面図である。
図において、１２ａは一層目の多結晶シリコン層（ｐＡ
）よりなるゲート電極、１２ｂは同じく隣接するメモリ
セルのゲート電極（ワードライン）、１３は二層目の多
結晶シリコン層よりなる第１のキャパシタ電極、１４は
三層目の多結晶シリコン層よりなる第２のキャパシタ電
極で、他の符号は第４図と同一対象物を示す。
。
）よりなるゲート電極、１２ｂは同じく隣接するメモリ
セルのゲート電極（ワードライン）、１３は二層目の多
結晶シリコン層よりなる第１のキャパシタ電極、１４は
三層目の多結晶シリコン層よりなる第２のキャパシタ電
極で、他の符号は第４図と同一対象物を示す。
。
同図のようにスタックド・キャパシタ型セルにおいては
、自己セルのゲート電極１２ａの上部、及び隣接するセ
ル上から素子間分離酸化膜上に延在する別のゲート電極
、即ち隣接するワードライン１２ｂの上部もキャパシタ
領域として使用されるので、前記従来の通常型のメモリ
セルに比べ同一セル面積におけるキャパシタ容量が３倍
程度に増大できる。
、自己セルのゲート電極１２ａの上部、及び隣接するセ
ル上から素子間分離酸化膜上に延在する別のゲート電極
、即ち隣接するワードライン１２ｂの上部もキャパシタ
領域として使用されるので、前記従来の通常型のメモリ
セルに比べ同一セル面積におけるキャパシタ容量が３倍
程度に増大できる。
然しなから前記Ｄ−ＲＡＭにおいてはメモリセルを更に
高密度高集積化することが要望されており、セル面積を
更に縮小しても現状のスタックド・キャパシタ型セル程
度のキャパシタ容量が得られるセル構造を提供しなけれ
ばならないという問題を生じている。
高密度高集積化することが要望されており、セル面積を
更に縮小しても現状のスタックド・キャパシタ型セル程
度のキャパシタ容量が得られるセル構造を提供しなけれ
ばならないという問題を生じている。
上記問題点の解決は、開孔部の周囲がゲート電極と素子
間分離絶縁膜とによって画定された溝状の不純物導入領
域と、該溝状不純物導入領域の内面に直に接し、且つ絶
縁膜を介して隣接するゲート電極上に延在する第１のキ
ャパシタ電極と、該第１のキャパシタ電極の表面に形成
された誘電体膜と、該誘電体膜を介して該第１のキャパ
シタ電極上を覆う第２のキャパシタ電極とを有する本発
明によるスタックド・キャパシタ型の半導体記憶装置に
よって達成される。
間分離絶縁膜とによって画定された溝状の不純物導入領
域と、該溝状不純物導入領域の内面に直に接し、且つ絶
縁膜を介して隣接するゲート電極上に延在する第１のキ
ャパシタ電極と、該第１のキャパシタ電極の表面に形成
された誘電体膜と、該誘電体膜を介して該第１のキャパ
シタ電極上を覆う第２のキャパシタ電極とを有する本発
明によるスタックド・キャパシタ型の半導体記憶装置に
よって達成される。
即ち本発明においては、セル領域にゲート電極と素子間
分離領域とに自己整合せしめて溝状のソース領域を設け
、該溝状ソース領域の内面に沿ってスタンク型のキャパ
シタを形成し、且つその両端部を自己セルのゲート電極
の上部及び隣接ワードライ：／の上部に延在せしめ、こ
れによってキャパシタの実効面積の大幅な増大を図ると
同時にセル領域の縮小を図るものである。
分離領域とに自己整合せしめて溝状のソース領域を設け
、該溝状ソース領域の内面に沿ってスタンク型のキャパ
シタを形成し、且つその両端部を自己セルのゲート電極
の上部及び隣接ワードライ：／の上部に延在せしめ、こ
れによってキャパシタの実効面積の大幅な増大を図ると
同時にセル領域の縮小を図るものである。
かくてダイナミック型メモリを更に高密度高集積化した
際の情報の信頼度が確保される。
際の情報の信頼度が確保される。
以下本発明を、第１図に示す実施例により具体的に説明
する。
する。
第１図は本発明のスタックドキャパシタ型メモリセルの
一実施例を示す模式平面図（ａ）及びＡ−Ａ矢視模式断
面図（ｂｌで、第２図（・）乃至（アはその製造方法を
示す工程断面図である。
一実施例を示す模式平面図（ａ）及びＡ−Ａ矢視模式断
面図（ｂｌで、第２図（・）乃至（アはその製造方法を
示す工程断面図である。
本発明のスタックドキャパシタ型メモリセルは例えば第
１図のような構造を有する。
１図のような構造を有する。
同図において、２１はｐ型シリコン基板、２２は素子間
分離酸化膜、２３はゲート酸化膜、２４ａは一層目の多
結晶シリコン層ＰＡよりなるゲート電極、２４ｂは同じ
く一層目の多結晶シリコン層ＰＡよりなる隣接トランジ
スタのゲート電極（ワードライン）、２５は二酸化シリ
コン（ＳｉＯ□）等よりなる第１の絶縁膜、２６はゲー
ト電極２４ａ及び素子間分離酸化膜２２にセルファライ
ンで形成された深さ例えば２μｍ程度の溝、２７は二層
目の多結晶シリコン層Ｐ、よりなる第１のキャパシタ電
極、２８は深さ２０００人程度ＯＲ゛型ソース領域、２
９は厚さ１００人程大のＳ ｉＯを膜等よりなる誘電体
膜、３ｏは三層目の多結晶シリコン層ＰＣよりなる第２
のキャパシタ電極、３１は第２のキャパシタ電極に形成
される窓、３２はｎ°型トドレイン領域３３は燐珪酸ガ
ラス（ＰＳＧ）等よりなる第２の絶縁膜、３４はドレイ
ン・コンタクト窓、３５はアルミニウム等よりなるビッ
トラインを示す。
分離酸化膜、２３はゲート酸化膜、２４ａは一層目の多
結晶シリコン層ＰＡよりなるゲート電極、２４ｂは同じ
く一層目の多結晶シリコン層ＰＡよりなる隣接トランジ
スタのゲート電極（ワードライン）、２５は二酸化シリ
コン（ＳｉＯ□）等よりなる第１の絶縁膜、２６はゲー
ト電極２４ａ及び素子間分離酸化膜２２にセルファライ
ンで形成された深さ例えば２μｍ程度の溝、２７は二層
目の多結晶シリコン層Ｐ、よりなる第１のキャパシタ電
極、２８は深さ２０００人程度ＯＲ゛型ソース領域、２
９は厚さ１００人程大のＳ ｉＯを膜等よりなる誘電体
膜、３ｏは三層目の多結晶シリコン層ＰＣよりなる第２
のキャパシタ電極、３１は第２のキャパシタ電極に形成
される窓、３２はｎ°型トドレイン領域３３は燐珪酸ガ
ラス（ＰＳＧ）等よりなる第２の絶縁膜、３４はドレイ
ン・コンタクト窓、３５はアルミニウム等よりなるビッ
トラインを示す。
上記構造は第２図（ａ）乃至（褐に示す製造方法によっ
て形成される。
て形成される。
即ち第２図（ａｌに示すように、
通常通り例えばｐ型シリコン基板２１上に素子間
゛□゛分離酸化膜２２を形成した後、表出シリコ
ン面に熱酸化により厚さ３００人程大のゲート酸化膜２
３を形成し、次いで該基板上に厚さ４０００人程度０一
層目の多結晶シリコン層Ｐ＾を気相成長し、ガス拡散法
等により燐を高濃度に導入して該一層目の多結晶シリコ
ン層ＰＡに導電性を付与する。
゛□゛分離酸化膜２２を形成した後、表出シリコ
ン面に熱酸化により厚さ３００人程大のゲート酸化膜２
３を形成し、次いで該基板上に厚さ４０００人程度０一
層目の多結晶シリコン層Ｐ＾を気相成長し、ガス拡散法
等により燐を高濃度に導入して該一層目の多結晶シリコ
ン層ＰＡに導電性を付与する。
次いで第２図（ｂ）に示すように、
通常のりソグラフィ技術により上記一層目の多結晶シリ
コン層ＰＡをパターンニングして該Ｐ。
コン層ＰＡをパターンニングして該Ｐ。
よりなるゲート電極２４ａ及び２４ｂを形成し、表出ゲ
ート酸化膜２３を除去した後、熱酸化によりゲート電極
２４ａ、２４ｂの表面に例えば３０００人程度酸化シリ
コン絶縁膜２５ａを形成する。この際不純物濃度の低い
単結晶シリコン面即ちｐ型シリコン基板２１の表面に形
成される酸化シリコン絶縁膜２５ｂの厚さは上記ＰＡ上
のものの１１５程度、即ち６００人程大のある。
ート酸化膜２３を除去した後、熱酸化によりゲート電極
２４ａ、２４ｂの表面に例えば３０００人程度酸化シリ
コン絶縁膜２５ａを形成する。この際不純物濃度の低い
単結晶シリコン面即ちｐ型シリコン基板２１の表面に形
成される酸化シリコン絶縁膜２５ｂの厚さは上記ＰＡ上
のものの１１５程度、即ち６００人程大のある。
次いで第２図（Ｃ）に示すように、
該基板上にドレイン形成領域４１上を覆うレジスト・マ
スク４２を形成し、先ず三弗化メタン（ＣＨＦ３）によ
るリアクティブ・イオンエツチングによりソース形成領
域４３上の６００人程大の厚さの酸化シリコン絶縁膜膜
２５ｂを除去する。この際表出するゲート電極上の酸化
シリコン絶縁膜２５ａは２４００人程度０厚さになって
残留する。
スク４２を形成し、先ず三弗化メタン（ＣＨＦ３）によ
るリアクティブ・イオンエツチングによりソース形成領
域４３上の６００人程大の厚さの酸化シリコン絶縁膜膜
２５ｂを除去する。この際表出するゲート電極上の酸化
シリコン絶縁膜２５ａは２４００人程度０厚さになって
残留する。
次いでゲート電極２４ａ上の酸化シリコン絶縁膜２５ａ
及び素子間分離酸化膜２２をマスクにし、例えば四塩化
炭素（ＣＣ１４）十酸素（０□）等よりなるエツチング
・ガスを用いるリアクティブ°・イオンエツチングによ
って表出しているｐ型シリコン基板２１面を選択的にエ
ツチングし、該ソース形成領域４３にゲート電極２４ａ
及び素子間分離酸化膜２２に自己整合した深さ２μｍ程
度の略垂直な側面を有する溝２６を形成する。
及び素子間分離酸化膜２２をマスクにし、例えば四塩化
炭素（ＣＣ１４）十酸素（０□）等よりなるエツチング
・ガスを用いるリアクティブ°・イオンエツチングによ
って表出しているｐ型シリコン基板２１面を選択的にエ
ツチングし、該ソース形成領域４３にゲート電極２４ａ
及び素子間分離酸化膜２２に自己整合した深さ２μｍ程
度の略垂直な側面を有する溝２６を形成する。
次いで第２図（ｄ）に示すように、
該基板上に厚さ３０００人程度０二層目の多結晶シリコ
ン層Ｐ、を気相成長し、例えば砒素（Ａｓ”）を高濃度
にイオン注入し、１０００℃程度に所定の時間加熱して
該二層目の多結晶シリコン層Ｐ、に導電性を付与する。
ン層Ｐ、を気相成長し、例えば砒素（Ａｓ”）を高濃度
にイオン注入し、１０００℃程度に所定の時間加熱して
該二層目の多結晶シリコン層Ｐ、に導電性を付与する。
この際前記溝２６の表面部に砒素を固相−固相拡散せし
めて、線溝２６の表面部に深さ２０００人程度Ｏｎ゛゛
ソース領域２８を形成する。
めて、線溝２６の表面部に深さ２０００人程度Ｏｎ゛゛
ソース領域２８を形成する。
次いで第２図（ｅｌに示すように、
通常のりソグラフィ技術により上記二層目の多結晶シリ
コン層ｐＨをパターンニングし、自己セルのゲート電極
２４ａ及び隣接ワードライン２４ｂ上に延在する第１の
キャパシタ電極２７を形成し、次いで熱酸化により該第
１のキャパシタ電極２７の表面に厚さ゛例えば１００人
程大の二酸化シリコン誘電体膜２９を形成し、次いで該
基板上に厚さ３０００人程度０三層目の多結晶シリコン
層Ｐ、を気相成長すし、次いで該三層目の多結晶シリコ
ン層ＰＣにガス拡散等の方法により燐を高濃度に導入し
導電性を付与して第２のキャパシタ電極３０となす。
コン層ｐＨをパターンニングし、自己セルのゲート電極
２４ａ及び隣接ワードライン２４ｂ上に延在する第１の
キャパシタ電極２７を形成し、次いで熱酸化により該第
１のキャパシタ電極２７の表面に厚さ゛例えば１００人
程大の二酸化シリコン誘電体膜２９を形成し、次いで該
基板上に厚さ３０００人程度０三層目の多結晶シリコン
層Ｐ、を気相成長すし、次いで該三層目の多結晶シリコ
ン層ＰＣにガス拡散等の方法により燐を高濃度に導入し
導電性を付与して第２のキャパシタ電極３０となす。
次いで第２図（ｆ）に示すように、
通常のりソグラフィ技術により該第２のキャパシタ電極
３０にドレイン形成領域４１の上部をその近傍領域を含
めて表出する開孔３１を形成し、該キャパシタ電極３０
及び前記開孔３１内に表出するゲート電極２４ａをマス
クにして砒素（Ａｓ”）を高濃度にイオン注入し、所定
の熱処理を行ってｎ゛型トドレイン領域３２形成する。
３０にドレイン形成領域４１の上部をその近傍領域を含
めて表出する開孔３１を形成し、該キャパシタ電極３０
及び前記開孔３１内に表出するゲート電極２４ａをマス
クにして砒素（Ａｓ”）を高濃度にイオン注入し、所定
の熱処理を行ってｎ゛型トドレイン領域３２形成する。
そして以後通常とおり燐珪酸ガラス絶縁膜の形成、配線
コンタクト窓の形成、配線形成等を行って、前記第１図
に示すようなスタック構造の１トランジスタ・１キヤパ
シタ型メモリセルを完成せしめる。
コンタクト窓の形成、配線形成等を行って、前記第１図
に示すようなスタック構造の１トランジスタ・１キヤパ
シタ型メモリセルを完成せしめる。
上記実施例の説明のように本発明の構造においでは、上
部にキャパシタが構成されるソース領°域の溝がゲート
電極と素子間分離絶縁膜とに自己整合で形成されるので
、線溝とゲート電極の間に位置合わせ余裕を取る必要が
ない。
部にキャパシタが構成されるソース領°域の溝がゲート
電極と素子間分離絶縁膜とに自己整合で形成されるので
、線溝とゲート電極の間に位置合わせ余裕を取る必要が
ない。
またゲート電極とキャパシタ電極との距離はゲート電極
上に形成する絶縁膜の厚さによって規定されるので、マ
スク整合の場合のように位置合ねせ余裕を見る必要がな
く大幅に短縮できる。
上に形成する絶縁膜の厚さによって規定されるので、マ
スク整合の場合のように位置合ねせ余裕を見る必要がな
く大幅に短縮できる。
−力木発明の構造においては、実施例に示すように溝に
よってキャパシタの実効面積を増し、且つ更に自己セル
のゲート電極の上部及び隣接ワー ”ドラインの
上部をキャパシタ領域として使用するのでセル当たりの
キャパシタ容量が大幅に増大し、従来の通常セルの５〜
６倍程度の大きなキャパシタ容量が得られる。
よってキャパシタの実効面積を増し、且つ更に自己セル
のゲート電極の上部及び隣接ワー ”ドラインの
上部をキャパシタ領域として使用するのでセル当たりの
キャパシタ容量が大幅に増大し、従来の通常セルの５〜
６倍程度の大きなキャパシタ容量が得られる。
なお本発明の構造は反対導電型のメモリセルにも適用さ
れる。
れる。
キャパシタ電極はモリブデン・シリサイド（Ｍ。
５ｉｎ）等の高融点金属珪化物で形成してもよい。
又誘電体膜には窒化シリコン（Ｓｉ３Ｎ＋）等も用いら
れる。
れる。
以上説明のように本発明のスタックド・キャパシタ型メ
モリセルにおいては、セル面積を従来より縮小すること
が可能であり、且つセル面積を縮小した際にも大きなキ
ャパシタ容量を確保することが出来る。
モリセルにおいては、セル面積を従来より縮小すること
が可能であり、且つセル面積を縮小した際にも大きなキ
ャパシタ容量を確保することが出来る。
従って本発明によれば、情報の信頼度を低下せしめずに
Ｄ−ＲＡＭ等の半導体記憶装置を更に高密度高集積化す
ることが可能になる。
Ｄ−ＲＡＭ等の半導体記憶装置を更に高密度高集積化す
ることが可能になる。
第１図は本発明のスタックドキャパシタ型メモリセルの
一実施例を示す模式平面図（ａｌ及びＡ−Ａ矢視模式断
面図（ｂ）、 第２図（ａ）乃至（ｆ）はその製造方法を示す工程断面
図、 第３図は１トランジスタ・１キヤパシタ型のメモリセル
の等価回路図、 第４図は従来の通常型の１トランジスタ・１キヤパシタ
型メモリセルの模式側断面図、第５図はトレンチ・セル
の模式側断面図第６図は従来のスタックド・キャパシタ
型セルの模式側断面図である。 図において、 ２１はｐ型シリコン基板、 ２２はフィールド酸化膜、 ２３はゲート酸化膜、 ２４ａ及び２４ｂはゲート電極、 ２５は第１の絶縁膜、 ２６は溝、 ２７は第１のキャパシタ電極、 ２８はｎ＋型ソース領域、 ２９は誘電体膜、 ３０は第２のキャパシタ電極、 ３１は窓、 ３２はｎ゛型トドレイン領域 ３３は第２の絶縁膜、 ３４はドレイン・コンタクト窓、 ３５はビットライン、 ＰＡは一層目の多結晶シリコン層、 Ｐ、は二層目の多結晶シリコン層、 Ｐｏは三層目の多結晶シリコン層、 を示す。 １ｉ＃１目 番 ２唄 竪３ て ′ｒ−４ｚ ′＃ ５ 唄 竪乙閉 Ａ
一実施例を示す模式平面図（ａｌ及びＡ−Ａ矢視模式断
面図（ｂ）、 第２図（ａ）乃至（ｆ）はその製造方法を示す工程断面
図、 第３図は１トランジスタ・１キヤパシタ型のメモリセル
の等価回路図、 第４図は従来の通常型の１トランジスタ・１キヤパシタ
型メモリセルの模式側断面図、第５図はトレンチ・セル
の模式側断面図第６図は従来のスタックド・キャパシタ
型セルの模式側断面図である。 図において、 ２１はｐ型シリコン基板、 ２２はフィールド酸化膜、 ２３はゲート酸化膜、 ２４ａ及び２４ｂはゲート電極、 ２５は第１の絶縁膜、 ２６は溝、 ２７は第１のキャパシタ電極、 ２８はｎ＋型ソース領域、 ２９は誘電体膜、 ３０は第２のキャパシタ電極、 ３１は窓、 ３２はｎ゛型トドレイン領域 ３３は第２の絶縁膜、 ３４はドレイン・コンタクト窓、 ３５はビットライン、 ＰＡは一層目の多結晶シリコン層、 Ｐ、は二層目の多結晶シリコン層、 Ｐｏは三層目の多結晶シリコン層、 を示す。 １ｉ＃１目 番 ２唄 竪３ て ′ｒ−４ｚ ′＃ ５ 唄 竪乙閉 Ａ
Claims (1)
- 開孔部の周囲がゲート電極と素子間分離絶縁膜とによ
って画定された溝状の不純物導入領域と、該溝状不純物
導入領域の内面に直に接し、且つ絶縁膜を介して隣接す
るゲート電極上に延在する第１のキャパシタ電極と、該
第１のキャパシタ電極の表面に形成された誘電体膜と、
該誘電体膜を介して該第１のキャパシタ電極上を覆う第
２のキャパシタ電極とを有してなることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229331A JPS61107768A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229331A JPS61107768A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107768A true JPS61107768A (ja) | 1986-05-26 |
| JPH0438144B2 JPH0438144B2 (ja) | 1992-06-23 |
Family
ID=16890473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229331A Granted JPS61107768A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107768A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS63126268A (ja) * | 1986-11-15 | 1988-05-30 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0296362A (ja) * | 1988-06-10 | 1990-04-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH02234466A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリセルとその製造方法 |
-
1984
- 1984-10-31 JP JP59229331A patent/JPS61107768A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS63126268A (ja) * | 1986-11-15 | 1988-05-30 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0296362A (ja) * | 1988-06-10 | 1990-04-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH02234466A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリセルとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438144B2 (ja) | 1992-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |