JPH06125052A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06125052A JPH06125052A JP4297701A JP29770192A JPH06125052A JP H06125052 A JPH06125052 A JP H06125052A JP 4297701 A JP4297701 A JP 4297701A JP 29770192 A JP29770192 A JP 29770192A JP H06125052 A JPH06125052 A JP H06125052A
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Landscapes
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Abstract
(57)【要約】
【目的】 スタック型キャパシタを有するＤＲＡＭにお
いて、キャパシタの蓄積容量を増大する。 【構成】 スタック型キャパシタの下部電極１８となる
ポリシリコン膜８を、Ｏ2 ガスを添加ガスとしてプラズ
マエッチングすると、プラズマ中の酸素分子のラジカル
によりエッチング速度が不均一になるため、ポリシリコ
ン膜８の表面に凹凸８′が形成される。従って、キャパ
シタの単位面積当たりの蓄積容量を増大することが可能
となる。
いて、キャパシタの蓄積容量を増大する。 【構成】 スタック型キャパシタの下部電極１８となる
ポリシリコン膜８を、Ｏ2 ガスを添加ガスとしてプラズ
マエッチングすると、プラズマ中の酸素分子のラジカル
によりエッチング速度が不均一になるため、ポリシリコ
ン膜８の表面に凹凸８′が形成される。従って、キャパ
シタの単位面積当たりの蓄積容量を増大することが可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関し、例えば、ＤＲＡＭメモリセルの製造に適用し
て特に好適なものである。
法に関し、例えば、ＤＲＡＭメモリセルの製造に適用し
て特に好適なものである。
【０００２】
【従来の技術】従来より主として用いられているＤＲＡ
Ｍは、１個のＭＯＳトランジスタと１個の容量素子（キ
ャパシタ）とによりメモリセルを構成し、ＭＯＳトラン
ジスタによるスイッチング作用でキャパシタに対する電
荷の蓄積又は検出を行ってメモリセルに対する情報の書
き込み又は読み出しを行うものである。
Ｍは、１個のＭＯＳトランジスタと１個の容量素子（キ
ャパシタ）とによりメモリセルを構成し、ＭＯＳトラン
ジスタによるスイッチング作用でキャパシタに対する電
荷の蓄積又は検出を行ってメモリセルに対する情報の書
き込み又は読み出しを行うものである。
【０００３】キャパシタとしてスタックトキャパシタを
用いたＤＲＡＭメモリセルの従来の製造方法の一例を図
２（ａ）〜（ｃ）を参照して説明する。
用いたＤＲＡＭメモリセルの従来の製造方法の一例を図
２（ａ）〜（ｃ）を参照して説明する。
【０００４】まず、図２（ａ）に示すように、シリコン
半導体基板２１に素子分離領域２２とゲート酸化膜２３
を形成した後、ゲート電極２４をゲート酸化膜２３上に
形成し、イオン注入法により自己整合的にソース・ドレ
イン領域２５を形成する。これらのゲート電極２４及び
ソース・ドレイン領域２５により、アクセストランジス
タが形成される。
半導体基板２１に素子分離領域２２とゲート酸化膜２３
を形成した後、ゲート電極２４をゲート酸化膜２３上に
形成し、イオン注入法により自己整合的にソース・ドレ
イン領域２５を形成する。これらのゲート電極２４及び
ソース・ドレイン領域２５により、アクセストランジス
タが形成される。
【０００５】次に、層間絶縁膜２６を成膜した後、層間
絶縁膜２６にコンタクトホール２７を開口する。
絶縁膜２６にコンタクトホール２７を開口する。
【０００６】次に、図２（ｂ）に示すように、導電性膜
からなるストレージ電極（下部電極）２８を形成して、
コンタクトホール２７を通じて基板２１のソース・ドレ
イン領域２５に電気的に接続させる。その後、下部電極
２８上にキャパシタ絶縁膜２９を形成する。
からなるストレージ電極（下部電極）２８を形成して、
コンタクトホール２７を通じて基板２１のソース・ドレ
イン領域２５に電気的に接続させる。その後、下部電極
２８上にキャパシタ絶縁膜２９を形成する。
【０００７】次に、図２（ｃ）に示すように、キャパシ
タ絶縁膜２９上に、導電性膜からなるセルプレート電極
（上部電極）３０を形成する。これらの上部電極３０、
キャパシタ絶縁膜２９及び下部電極２８により、スタッ
クトキャパシタが形成される。
タ絶縁膜２９上に、導電性膜からなるセルプレート電極
（上部電極）３０を形成する。これらの上部電極３０、
キャパシタ絶縁膜２９及び下部電極２８により、スタッ
クトキャパシタが形成される。
【０００８】しかる後に、全面に層間絶縁膜３１を形成
し、層間絶縁膜２６及び層間絶縁膜３１にコンタクトホ
ール３２を形成した後、金属配線からなるビット線３３
を形成して、コンタクトホール３２を通じてソース・ド
レイン領域２５と電気的に接続させ、ＤＲＡＭメモリセ
ルをデバイスとして動作させる。
し、層間絶縁膜２６及び層間絶縁膜３１にコンタクトホ
ール３２を形成した後、金属配線からなるビット線３３
を形成して、コンタクトホール３２を通じてソース・ド
レイン領域２５と電気的に接続させ、ＤＲＡＭメモリセ
ルをデバイスとして動作させる。
【０００９】
【発明が解決しようとする課題】上述の構造の従来のス
タックトキャパシタ型ＤＲＡＭメモリセルを高集積化、
高密度化しようとすると、スタックトキャパシタの平面
積を縮小しなければならないため、所望のキャパシタ容
量を得ることができなくなってしまう。また、所望のキ
ャパシタ容量を得るために、キャパシタ絶縁膜の膜厚を
薄くしていくことも考えられるが、キャパシタ絶縁膜の
信頼性を考えると、限界がある。
タックトキャパシタ型ＤＲＡＭメモリセルを高集積化、
高密度化しようとすると、スタックトキャパシタの平面
積を縮小しなければならないため、所望のキャパシタ容
量を得ることができなくなってしまう。また、所望のキ
ャパシタ容量を得るために、キャパシタ絶縁膜の膜厚を
薄くしていくことも考えられるが、キャパシタ絶縁膜の
信頼性を考えると、限界がある。
【００１０】このように、キャパシタ容量を十分に保持
できないと、メモリセルに対する情報の読み出し及び書
き込みを安定して行うのに十分な特性を確保することが
困難になってしまい、読み出しエラーが発生する確率が
高くなり、信頼性が低くなるという問題があった。
できないと、メモリセルに対する情報の読み出し及び書
き込みを安定して行うのに十分な特性を確保することが
困難になってしまい、読み出しエラーが発生する確率が
高くなり、信頼性が低くなるという問題があった。
【００１１】そこで、本発明は、スタックトキャパシタ
の実効表面積を増大させ、キャパシタ容量を増大させる
ことにより、メモリセルに対する情報の読み出し及び書
き込みを安定して行うことができて、信頼性の高い半導
体記憶装置を製造することができる方法を提供すること
を目的とする。
の実効表面積を増大させ、キャパシタ容量を増大させる
ことにより、メモリセルに対する情報の読み出し及び書
き込みを安定して行うことができて、信頼性の高い半導
体記憶装置を製造することができる方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、トランジスタとキャパシタとにより構成
されたメモリセルを有する半導体記憶装置の製造方法に
おいて、半導体基板上に絶縁膜を介して多結晶シリコン
膜を形成する第１の工程と、この多結晶シリコン膜の表
面を、酸素を比較的低濃度に混合した反応ガスを用いて
ドライエッチングする第２の工程と、上記多結晶シリコ
ン膜をパターニングして上記キャパシタの下部電極を形
成する第３の工程と、この下部電極上にキャパシタ絶縁
膜を形成する第４の工程と、上記下部電極上に上記キャ
パシタ絶縁膜を介して上部電極を形成する第５の工程と
を具備する。
に、本発明は、トランジスタとキャパシタとにより構成
されたメモリセルを有する半導体記憶装置の製造方法に
おいて、半導体基板上に絶縁膜を介して多結晶シリコン
膜を形成する第１の工程と、この多結晶シリコン膜の表
面を、酸素を比較的低濃度に混合した反応ガスを用いて
ドライエッチングする第２の工程と、上記多結晶シリコ
ン膜をパターニングして上記キャパシタの下部電極を形
成する第３の工程と、この下部電極上にキャパシタ絶縁
膜を形成する第４の工程と、上記下部電極上に上記キャ
パシタ絶縁膜を介して上部電極を形成する第５の工程と
を具備する。
【００１３】なお、上記酸素を、流量比で５〜３０％混
合するのが好ましい。
合するのが好ましい。
【００１４】
【作用】本発明の方法において、キャパシタの下部電極
となる多結晶シリコン膜の表面をドライエッチングする
と、反応ガスに混合した酸素がプラズマ中でラジカルを
発生し、この酸素のラジカルが反応ガス中に分散した状
態で存在することにより、酸素のラジカルが存在する部
分と存在しない部分とで多結晶シリコン膜のエッチング
速度が不均一になり、多結晶シリコン膜表面に凹凸が形
成される。これにより、下部電極の実効表面積を増大さ
せることができ、その分だけキャパシタ容量を増大させ
ることができる。
となる多結晶シリコン膜の表面をドライエッチングする
と、反応ガスに混合した酸素がプラズマ中でラジカルを
発生し、この酸素のラジカルが反応ガス中に分散した状
態で存在することにより、酸素のラジカルが存在する部
分と存在しない部分とで多結晶シリコン膜のエッチング
速度が不均一になり、多結晶シリコン膜表面に凹凸が形
成される。これにより、下部電極の実効表面積を増大さ
せることができ、その分だけキャパシタ容量を増大させ
ることができる。
【００１５】
【実施例】以下、本発明の一実施例を図１（ａ）〜
（ｃ）を参照して説明する。
（ｃ）を参照して説明する。
【００１６】まず、図１（ａ）に示すように、例えば、
比抵抗１〜１５Ω・ｃｍのＰ型シリコン半導体基板１の
上に、ＬＯＣＯＳ法によりフィールド酸化膜である素子
分離領域２を形成する。
比抵抗１〜１５Ω・ｃｍのＰ型シリコン半導体基板１の
上に、ＬＯＣＯＳ法によりフィールド酸化膜である素子
分離領域２を形成する。
【００１７】次に、８００〜１０００℃程度、酸素又は
水蒸気雰囲気中で、素子分離領域２により囲まれた能動
素子領域に熱酸化法により１００〜５００Å程度の膜厚
のゲート酸化膜３を形成する。
水蒸気雰囲気中で、素子分離領域２により囲まれた能動
素子領域に熱酸化法により１００〜５００Å程度の膜厚
のゲート酸化膜３を形成する。
【００１８】次に、１０００〜４０００Å程度の膜厚の
ポリシリコン膜をＣＶＤ法によりゲート酸化膜３上に堆
積させてゲート電極４を形成した後、低抵抗化のために
ゲート電極４に熱拡散法により濃度１×１０20〜１×１
０21／ｃｍ3 程度のリンを不純物拡散させる。
ポリシリコン膜をＣＶＤ法によりゲート酸化膜３上に堆
積させてゲート電極４を形成した後、低抵抗化のために
ゲート電極４に熱拡散法により濃度１×１０20〜１×１
０21／ｃｍ3 程度のリンを不純物拡散させる。
【００１９】次に、ゲート電極４を自己整合マスクとし
て用い、ヒ素又はリンを３０〜１００ｋｅＶ程度のエネ
ルギーで且つドーズ量３×１０15〜５×１０15／ｃｍ2
程度の条件で能動素子領域にイオン注入する。そして、
熱処理を９００〜１０００℃程度で３０〜１２０分程度
行い、ソース・ドレイン領域５となる拡散層を形成す
る。
て用い、ヒ素又はリンを３０〜１００ｋｅＶ程度のエネ
ルギーで且つドーズ量３×１０15〜５×１０15／ｃｍ2
程度の条件で能動素子領域にイオン注入する。そして、
熱処理を９００〜１０００℃程度で３０〜１２０分程度
行い、ソース・ドレイン領域５となる拡散層を形成す
る。
【００２０】次に、１０００〜３０００Å程度の膜厚の
二酸化シリコン膜をＣＶＤ法により半導体基板１の全面
に堆積させて、層間絶縁膜６を形成する。しかる後に、
層間絶縁膜６にコンタクトホール７を開口する。
二酸化シリコン膜をＣＶＤ法により半導体基板１の全面
に堆積させて、層間絶縁膜６を形成する。しかる後に、
層間絶縁膜６にコンタクトホール７を開口する。
【００２１】次に、全面に下部電極となるポリシリコン
薄膜８をＣＶＤ法により１０００〜３０００Å程度の膜
厚で堆積させ、コンタクトホール７を通じてソース・ド
レイン領域５と電気的に接続させる。
薄膜８をＣＶＤ法により１０００〜３０００Å程度の膜
厚で堆積させ、コンタクトホール７を通じてソース・ド
レイン領域５と電気的に接続させる。
【００２２】しかる後に、プラズマを用いるドライエッ
チング法により、反応ガスである例えばＣＦ4 ガスに、
添加ガスとしてＯ2 ガスを流量比で５〜３０％程度混入
させて、ポリシリコン薄膜８の表面をエッチングする。
このエッチングにおいては、添加ガスであるＯ2 ガスが
ラジカルを発生し、このラジカルによるポリシリコン薄
膜８のエッチング速度は、ＣＦ4 ガスが発生するフッ素
のラジカルによるエッチング速度に比べて遅いため、エ
ッチング速度が不均一になり、図１（ｂ）に示すよう
に、ポリシリコン薄膜８の上面に凹凸８′が形成され
る。
チング法により、反応ガスである例えばＣＦ4 ガスに、
添加ガスとしてＯ2 ガスを流量比で５〜３０％程度混入
させて、ポリシリコン薄膜８の表面をエッチングする。
このエッチングにおいては、添加ガスであるＯ2 ガスが
ラジカルを発生し、このラジカルによるポリシリコン薄
膜８のエッチング速度は、ＣＦ4 ガスが発生するフッ素
のラジカルによるエッチング速度に比べて遅いため、エ
ッチング速度が不均一になり、図１（ｂ）に示すよう
に、ポリシリコン薄膜８の上面に凹凸８′が形成され
る。
【００２３】なお、この凹凸８′は、ポリシリコン薄膜
８の膜厚の１／１０〜１／２程度の段差に形成すればよ
い。この凹凸８′により下部電極となるポリシリコン薄
膜８の実効的な表面積が増加し、キャパシタ容量を増加
させることが可能になる。
８の膜厚の１／１０〜１／２程度の段差に形成すればよ
い。この凹凸８′により下部電極となるポリシリコン薄
膜８の実効的な表面積が増加し、キャパシタ容量を増加
させることが可能になる。
【００２４】次に、ポリシリコン薄膜８に、熱拡散法又
はイオン注入法を用いて、リン又はヒ素を１×１０20〜
１×１０21／ｃｍ3 程度の濃度で低抵抗化のために不純
物拡散する。しかる後に、ポリシリコン薄膜８をホトリ
ソグラフィ法及びエッチング法によりパターニングし
て、下部電極８を形成する。
はイオン注入法を用いて、リン又はヒ素を１×１０20〜
１×１０21／ｃｍ3 程度の濃度で低抵抗化のために不純
物拡散する。しかる後に、ポリシリコン薄膜８をホトリ
ソグラフィ法及びエッチング法によりパターニングし
て、下部電極８を形成する。
【００２５】次に、図１（ｃ）に示すように、二酸化シ
リコン膜／窒化膜／二酸化シリコン膜のＯＮＯ膜からな
る膜厚が５０〜１５０Å程度のキャパシタ絶縁膜９を下
部電極８上に形成する。このキャパシタ絶縁膜９におい
て、下層の二酸化シリコン膜は自然酸化膜であり、窒化
膜はＣＶＤ法により、上層の二酸化シリコン膜は熱酸化
法により形成する。
リコン膜／窒化膜／二酸化シリコン膜のＯＮＯ膜からな
る膜厚が５０〜１５０Å程度のキャパシタ絶縁膜９を下
部電極８上に形成する。このキャパシタ絶縁膜９におい
て、下層の二酸化シリコン膜は自然酸化膜であり、窒化
膜はＣＶＤ法により、上層の二酸化シリコン膜は熱酸化
法により形成する。
【００２６】次に、上部電極となるポリシリコン薄膜１
０をＣＶＤ法を用いて、１０００〜３０００Å程度の膜
厚でキャパシタ絶縁膜９上に成膜させ、下部電極８と同
様にリン又はヒ素を低抵抗化のために不純物拡散させ、
ホトリソグラフィ法及びエッチング法によりパターニン
グして、上部電極１０を形成する。
０をＣＶＤ法を用いて、１０００〜３０００Å程度の膜
厚でキャパシタ絶縁膜９上に成膜させ、下部電極８と同
様にリン又はヒ素を低抵抗化のために不純物拡散させ、
ホトリソグラフィ法及びエッチング法によりパターニン
グして、上部電極１０を形成する。
【００２７】そして、４０００〜７０００Å程度の膜厚
の二酸化シリコン膜又は二酸化シリコン膜中にリン、ホ
ウ素等を３〜５ｗｔ％含む膜をＣＶＤ法を用いて全面に
堆積させ、層間絶縁膜１１を形成する。しかる後に、層
間絶縁膜６及び層間絶縁膜１１に、ホトリソグラフィ法
によりコンタクトホール１２を形成し、アルミニウム等
の金属配線により、コンタクトホール１２を通じてソー
ス・ドレイン領域５と電気的に接続するビット線１３を
形成し、ＤＲＡＭメモリセルを形成する。
の二酸化シリコン膜又は二酸化シリコン膜中にリン、ホ
ウ素等を３〜５ｗｔ％含む膜をＣＶＤ法を用いて全面に
堆積させ、層間絶縁膜１１を形成する。しかる後に、層
間絶縁膜６及び層間絶縁膜１１に、ホトリソグラフィ法
によりコンタクトホール１２を形成し、アルミニウム等
の金属配線により、コンタクトホール１２を通じてソー
ス・ドレイン領域５と電気的に接続するビット線１３を
形成し、ＤＲＡＭメモリセルを形成する。
【００２８】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極８の上面に凹凸８′を形成
することができるので、この凹凸８′の凹部の側面の面
積分だけ、下部電極８の実効表面積を従来に比べ増大さ
せることができる。このため、スタックトキャパシタの
キャパシタ容量を増大させることができ、素子を微細化
した場合でも、メモリセルに対する情報の書き込み及び
読み出しを安定して行うことができる。
ックトキャパシタの下部電極８の上面に凹凸８′を形成
することができるので、この凹凸８′の凹部の側面の面
積分だけ、下部電極８の実効表面積を従来に比べ増大さ
せることができる。このため、スタックトキャパシタの
キャパシタ容量を増大させることができ、素子を微細化
した場合でも、メモリセルに対する情報の書き込み及び
読み出しを安定して行うことができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
キャパシタの下部電極の上面に凹凸を形成することがで
きるため、下部電極の実効表面積を増大させることがで
き、スタックトキャパシタのキャパシタ容量を増大させ
ることができる。従って、高集積、高密度のＤＲＡＭメ
モリセルに適用した場合においても、メモリセルに対す
る情報の書き込み及び読み出しを安定して行うことがで
きる信頼性の高いＤＲＡＭメモリセルを製造することが
できる。
キャパシタの下部電極の上面に凹凸を形成することがで
きるため、下部電極の実効表面積を増大させることがで
き、スタックトキャパシタのキャパシタ容量を増大させ
ることができる。従って、高集積、高密度のＤＲＡＭメ
モリセルに適用した場合においても、メモリセルに対す
る情報の書き込み及び読み出しを安定して行うことがで
きる信頼性の高いＤＲＡＭメモリセルを製造することが
できる。
【図１】本発明の一実施例によるＤＲＡＭメモリセルの
製造方法を説明するための概略断面図である。
製造方法を説明するための概略断面図である。
【図２】従来のＤＲＡＭメモリセルの製造方法を説明す
るための概略断面図である。
るための概略断面図である。
１ 半導体基板 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン領域 ６ 層間絶縁膜 ７ コンタクトホール ８ ポリシリコン薄膜（下部電極） ８′ 凹凸 ９ キャパシタ絶縁膜 １０ ポリシリコン薄膜（上部電極） １１ 層間絶縁膜 １２ コンタクトホール １３ ビット線
Claims (2)
- 【請求項１】 トランジスタとキャパシタとにより構成
されたメモリセルを有する半導体記憶装置の製造方法に
おいて、 半導体基板上に絶縁膜を介して多結晶シリコン膜を形成
する第１の工程と、 この多結晶シリコン膜の表面を、酸素を比較的低濃度に
混合した反応ガスを用いてドライエッチングする第２の
工程と、 上記多結晶シリコン膜をパターニングして上記キャパシ
タの下部電極を形成する第３の工程と、 この下部電極上にキャパシタ絶縁膜を形成する第４の工
程と、 上記下部電極上に上記キャパシタ絶縁膜を介して上部電
極を形成する第５の工程とを具備することを特徴とする
半導体記憶装置の製造方法。 - 【請求項２】 上記酸素を、流量比で５〜３０％混合す
ることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297701A JPH06125052A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297701A JPH06125052A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125052A true JPH06125052A (ja) | 1994-05-06 |
Family
ID=17850044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297701A Pending JPH06125052A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125052A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298284A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
| KR100281978B1 (ko) * | 1998-02-23 | 2001-03-02 | 황철주 | 반도체소자의제조방법 |
| KR100332130B1 (ko) * | 1995-12-12 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체소자의전하저장전극형성방법 |
| KR100483627B1 (ko) * | 2002-10-25 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1992
- 1992-10-09 JP JP4297701A patent/JPH06125052A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332130B1 (ko) * | 1995-12-12 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체소자의전하저장전극형성방법 |
| JPH09298284A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
| KR100281978B1 (ko) * | 1998-02-23 | 2001-03-02 | 황철주 | 반도체소자의제조방법 |
| KR100483627B1 (ko) * | 2002-10-25 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000509 |