JPH09298284A - 半導体容量素子の形成方法 - Google Patents

半導体容量素子の形成方法

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JPH09298284A
JPH09298284A JP8114637A JP11463796A JPH09298284A JP H09298284 A JPH09298284 A JP H09298284A JP 8114637 A JP8114637 A JP 8114637A JP 11463796 A JP11463796 A JP 11463796A JP H09298284 A JPH09298284 A JP H09298284A
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amorphous silicon
film
forming
hsg
silicon layer
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JP8114637A
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Shiki Aisou
史記 相宗
Toshiyuki Hirota
俊幸 廣田
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NEC Corp
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NEC Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Abstract

(57)【要約】 【課題】下地の不純物濃度に影響されないでシリコン膜
の表面に良好なＨＳＧを形成し、このシリコン膜を容量
下部電極とすることにより高い容量増加率を得る。 【解決手段】半導体基板上に不純物を含んだ第１の非晶
質シリコン層を堆積し、引き続き実質的に不純物を含ま
ない第２の非晶質シリコン層を堆積しすることによりシ
リコン膜を形成し、熱処理を行うことによりこのシリコ
ン膜の表面に凹凸の形状を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体容量素子の製
造方法に係わり、特にスタック型の半導体容量素子の下
部電極の形成方法に関する。
【０００２】
【従来の技術】半導体装置、なかでもＤＲＡＭにおける
容量素子の下部電極の形成技術として、シリコン電極を
ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ）化
する技術が近年盛んに行われている。これは下部電極の
表面に直径５０〜１００ｎｍ程度の半球状の凹凸を有す
るシリコン結晶を形成し、その面積を増加させることに
より蓄積電荷量を増加させるという技術である。
【０００３】最初にＨＳＧ技術を用いた容量素子の形成
方法を説明する。
【０００４】まず図６（Ａ）に示すように、ｎ型半導体
基板１０もしくは半導体基板のｎ型不純物領域１０上の
所定領域に局所酸化技術を用いて素子分離領域となる膜
厚３００ｎｍのシリコン酸化膜１１を形成する。
【０００５】次に図（Ｂ）に示すように、リンドープの
非晶質シリコン（以下、リンドープシリコン、と称す）
膜１２を膜厚１５０ｎｍ程度熱ＣＶＤ技術を用いて形成
する。
【０００６】リンドープシリコン膜１２の形成条件は、
成膜ガスとして１００％Ｓｉガスを１１／ｍｉｎ，１％
窒素希釈したＰＨ3 を１０ｍｌ／ｍｉｎ反応管内に導入
し、約５３０℃、１Ｔｏｏｒ前後で約１時間程度処理す
ることで形成される。この成膜条件でリン濃度約５×１
０19ａｔｏｍｓ／ｃｍ3 のリンドープシリコン膜１２を
形成することが出来る。
【０００７】次に図６（Ｃ）に示すように、後述する方
法を用いてリンドープシリコン膜１２の表面をＨＳＧ化
する。
【０００８】次に図７（Ａ）に示すように、リソグラフ
ィー技術とドライエッチング技術を用いてリンドープシ
リコン膜１２をパターニングすることにより、スタック
電極、すなわち容量素子の下部電極１２を形状形成す
る。
【０００９】次に図７（Ｂ）に示すように、熱ＣＶＤ技
術を用いて容量絶縁膜となる膜厚７ｎｍ程度のシリコン
窒化膜（図示省略）を下部電極１２の表面上に形成し、
このシリコン窒化膜上に容量素子の上部電極となる膜厚
１５０ｎｍ程度の多結晶シリコン膜１３を成膜し、電気
的に活性する目的でオキシ三塩化リン等を含んだガスの
雰囲気下で熱処理を行う。
【００１０】以上により、スタック型の半導体容量素子
が形成される。
【００１１】上述の容量素子の製造方法において、スタ
ック下部電極１２の表面に凹凸を形成するＨＳＧ化の従
来技術は、主として２通りの方法に分類することが出来
る。それぞれの方法について説明する。
【００１２】そのうちの一方法は、特開平５ー９０４９
０号公報に記載されているようなアニール法と呼ばれる
方法である。
【００１３】このアニール法は、非晶質シリコン膜を形
成後、引き続いて成膜装置から取り出すことなく成膜チ
ャンバー内に放置し、成膜温度にて減圧放置することに
よりＨＳＧ化するというものである。具体的な条件とし
ては、成膜温度５７０℃、圧力０．２Ｔｏｒｒにて非晶
質シリコン膜を形成した後、引き続き減圧化で１時間熱
処理を行うことでＨＳＧ化するものである。この従来技
術の場合、成膜装置単独でＨＳＧ化処理を行うことが出
来るという利点がある。
【００１４】またＨＳＧ化技術は本来非晶質シリコン表
面のシリコン原子が熱処理によりマイグレートすること
により、表面にクラスターが生成されることで凹凸が形
成されることを特徴とする技術である。シリコン原子の
マイグレーションは表面の自然酸化膜等の汚染物の存在
により大きく低下する。従って成膜下後、チャンバーよ
り取り出すこと無く熱処理するこの従来技術の方法は熱
処理前に清浄な表面が容易に得られるという点で好都合
であり、チャンバー内の温度、圧力等の条件が安定して
いれば安定にＨＳＧを形成することが可能である。
【００１５】他の方法は、特開平５ー３０４２７３号公
報に記載されているような核付け法と呼ばれる方法であ
る。
【００１６】この核付け法は、清浄な非晶質シリコン膜
表面に６００℃程度でジシランガス等を照射し、結晶核
を形成下後、引き続き同一チャンバー内に放置し、アニ
ールを施すことにより形成される。アニール温度は前記
結晶核形成温度と同程度、あるいは高くても６５０℃程
度で行われる。ＨＳＧ化処理全体をシリコン系ガスを用
いて結晶核を形成するステップおよびおよび成膜ガスを
流さないアニールを行うステップに分離して行うことが
特徴である。
【００１７】核形成ステップにおいて、清浄な非晶質シ
リコン表面に後にＨＳＧとなる結晶核が形成される。続
いて行われるアニールステップにおいて、結晶核を中心
に周辺の非晶質シリコン膜表面のシリコン分子がマイグ
レートし凝集してＨＳＧを形成する。
【００１８】従って、核形成時間を制御することにより
ＨＳＧの粒径を制御することが可能であるという利点が
ある。また核付け法における核形成ステップは圧力を１
ｍＴｏｒｒ以下で行うとシリコン酸化膜上には核形成が
起こらず、非晶質シリコン表面のみ核が形成される。従
って核形成時間を制御することによりＨＳＧの単位面積
あたりの密度を、アニール時間を制御することによりＨ
ＳＧの粒径を制御することが可能であるという利点があ
る。
【００１９】また核付け法における核形成ステップは圧
力を１ｍＴｏｒｒ以下で行なうとシリコン酸化膜上には
核形成が起こらず、非晶質シリコン膜の表面のみ核が形
成される。従ってこのことを利用して、スタック下部電
極にパターニング後にＨＳＧを行うことも可能である。
【００２０】具体的には図８（Ａ）に示すように、非晶
質シリコン膜をリソグラフィ技術およびドライエッチン
グ技術によりパターニングして下部電極１２を形状形成
した後、図８（Ｂ）に示すように、ＨＳＧ化を行う。Ｈ
ＳＧを形成後はアニール法と同様に、図８（Ｃ）に示す
ように、容量絶縁膜となる膜厚７ｎｍ程度のシリコン窒
化膜（図示省略）を下部電極１２の表面上に形成し、こ
のシリコン窒化膜上に容量素子の上部電極１３を形成す
ることで容量素子を得る。
【００２１】この方法のように行ったＨＳＧはスタック
下部電極の側壁にもＨＳＧが形成されるため、アニール
法を用いた場合より大きな表面積倍加率が得られるとい
う利点もある。
【００２２】
【発明が解決しようとする課題】従来は上記したいずれ
かの方法を用いてＨＳＧの形成が行われていたが、以下
のような不具合が発生していた。
【００２３】ＨＳＧをノンドープあるいは不純物濃度の
低い非晶質シリコンを用いて形成した際は、従来技術の
方法をそれぞれ用いることによって良好な形状のＨＳＧ
を形成することが出来た。
【００２４】しかしながらリン濃度で云えば１×１０20
ｃｍ-3以上の不純物濃度の高い非晶質シリコン膜を用い
た際において、ＨＳＧ形成可能な条件範囲が極めて小さ
くなってしまうという問題があった。この現象について
以下に説明する。
【００２５】実際に核付け法を用い、ノンドープ非晶質
シリコン膜を用いた際に良好にＨＳＧが形成される条件
にて、リン濃度が約２×１０20ｃｍ-3膜厚が約３００ｎ
ｍの非晶質シリコン膜にＨＳＧ処理を行った。
【００２６】具体的にはこの高不純物濃度非晶質シリコ
ン膜に対して、核形成温度６００℃、ＳｉＨ4 ガスを少
量導入し、０．５ｍＴｏｒｒに保ちながら５分間核形成
を行い、引き続き同じ温度にて１０分間同じ圧力にて清
浄な窒素ガスを少量導入し、０．５ｍＴｏｒｒにて熱処
理を施しＨＳＧの形成を試みた。
【００２７】上記方法を用いてノンドープシリコンを処
理して形成したＨＳＧの表面と、リン濃度２×１０20ｃ
ｍ-3のリンドープシリコンを処理して形成したＨＳＧの
表面とをＳＥＭ写真で比較した。
【００２８】まずノンドープの場合は表面に均一良好な
形状のＨＳＧが形成されるが、リンドープシリコンの場
合はＨＳＧの密度、平均粒径ともに小さくなることが確
認された。また同じ条件でリンドープ非晶質シリコンを
下地にＨＳＧの核形成およびアニールの時間をそれぞれ
倍にして行うとＨＳＧ密度、粒径はほぼノンドープを下
地にしたものと同じであるが、局所的に全くＨＳＧが起
こらない箇所が発生してしまうこともＳＥＭ写真で確認
された。
【００２９】このような下地に不純物含有の非晶質シリ
コン膜を用いた際のＨＳＧ形成不良の発生原因として、
リン等の不純物が非晶質シリコン表面の核形成および表
面移動を阻害すると考えられる。従ってＨＳＧの核形
成、シリコン分子の表面移動ともにノンドープの場合と
比べて遅くなると考えられる。
【００３０】またこのように高不純物濃度非晶質シリコ
ン膜のＨＳＧの密度、平均粒径ともに小さくなる不都合
はアニール法の場合も同様である。
【００３１】一方、リン等の不純物をドープした非晶質
シリコンはバルクの結晶化速度についてはノンドープと
比較して速く、単純にＨＳＧ形成温度を上げたり、処理
時間を長くすることではＨＳＧ処理中に下から結晶が起
こってしまう。
【００３２】ＨＳＧ化途中に下からの結晶化が起こった
場合、ＨＳＧを形成する前に表面へ結晶が到達してしま
うとその時点でＨＳＧ化のための表面移動は停止してし
まい、ＨＳＧの形成不良を引き起こしてしまう。
【００３３】以上のことから、不純物をドープした非晶
質シリコンをＨＳＧ化する場合、良好な形状のＨＳＧを
得ようとすればＨＳＧ化温度を高温・長時間で行わなけ
ればならない一方、下地結晶化による局所不良を抑える
ようにすると低温、短時間で行わなければならず。条件
範囲が著しく狭いものとなってしまっていた。
【００３４】このようなことから、従来の方法のＨＳＧ
の形成方法ではリンドープシリコンのリン濃度が５×１
０19ｃｍ-3程度の低いリン濃度では、上部電極に正バイ
アスを印加する際、図９に示されるように空乏層が広が
ってしまい、実効的な容量値の低下を発生させてしま
う。
【００３５】すなわちＨＳＧを行い表面積を２倍に増加
させたとしても、空乏層の伸びることにより３０％容量
値が低下したのでは実際の容量増加率は１．４倍程度に
止まってしまう。従って表面のリン濃度をより高くしな
ければならなくなる。下地の非晶質シリコンのリン濃度
が１×１０20ｃｍ-3以上では空乏層の広がりは抑えるこ
とが出来るが、このような高不純物濃度の電極を形成す
るには上記の理由により困難であった。
【００３６】そのため比較的薄いリン濃度の非晶質シリ
コンを成膜し、ＨＳＧ化を行った上、イオン注入法等を
用いてリンをドーピングする方法が行われていた。
【００３７】しかしながらＨＳＧ後にイオン注入を行う
この方法は、イオン注入による結晶の破壊も同時に引き
起こすため、ＨＳＧ化した表面が元の非晶質シリコンの
平坦な表面に逆戻りしてしまい、前記同様充分な容量増
加が得られないという問題があった。
【００３８】
【課題を解決するための手段】本発明の特徴は、選択的
に絶縁膜を形成した半導体基板上に高濃度に不純物を含
んだ第１の非晶質シリコン層を堆積し、引き続き不純物
を含まないもしくは低濃度に不純物を含む第２の非晶質
シリコン層を堆積することにより前記第１および第２の
非晶質シリコン層により構成されたシリコン膜を形成す
る工程と、熱処理を行うことにより前記シリコン膜の表
面に凹凸の形状を形成する工程を含む半導体容量素子の
製造方法にある。
【００３９】ここで前記シリコン膜の表面に凹凸を形成
した後、該シリコン膜をパターニングして半導体容量素
子の下部電極を得ることができる。あるいは、前記シリ
コン膜をパターニングした後その側面に不純物を含まな
いもしくは低濃度に不純物を含む第３の非晶質シリコン
層による側壁を設け、しかる後、前記熱処理を行うこと
により前記シリコン膜および前記側壁の表面に凹凸の形
状を形成することにより半導体容量素子の下部電極を得
ることができる。
【００４０】さらにそれぞれの前記非晶質シリコン層の
形成温度は５２０℃以上５５０℃以下であることが好ま
しく、前記熱処理温度は５５０℃以上５８０℃以下であ
ることが好ましい。
【００４１】また、前記第１の非晶質シリコン層は１×
１０20／ｃｍ3 以上の不純物、例えばリンを含んだ層で
あり、前記第２や第３の非晶質シリコン層はＮ型もしく
はＰ型の不純物を導入しないようにして形成した層であ
り、炉内の状況で堆積時等にこれらの不純物が入り込ん
だとしても１×１０18／ｃｍ3 以下であり、本発明を実
施するにあたりその不純物の存在は無視することが出来
る量である層を示す。そして前記第１の非晶質シリコン
層はシラン系のガスおよび不純物系のガスを流した状態
の反応で堆積し、前記第２や第３の非晶質シリコン層は
前記シラン系のガスおよび不純物系のガスのうち不純物
系のガスを流さない状態の反応で堆積することができ
る。
【００４２】
【発明の実施の形態】次に図面を参照して本発明を説明
する。
【００４３】まず図１および図２を参照して本発明の第
１の実施の形態のＨＳＧの形成方法を用いた半導体容量
素子の製造方法を説明する。図１はリンドープシリコン
膜の成膜およびＨＳＧ形成工程のプロセスシーケンスを
示す図であり、図２は製造方法を工程順に示した断面図
である。
【００４４】まず図２（Ａ）に示すように、ｎ型半導体
基板１０もしくは半導体基板のｎ型不純物領域１０上の
所定領域に局所酸化技術を用いて素子分離領域となる膜
厚３００ｎｍのシリコン酸化膜１１を選択的に形成す
る。
【００４５】次に本発明の非晶質シリコン膜２２を形成
する。この非晶質シリコン膜２２は、膜厚２５０ｎｍで
リン濃度約２×１０20ａｔｏｍｓ／ｃｍ3 のリンドープ
非晶質シリコン層（第１の非晶質シリコン層）上に膜厚
５０ｎｍでリンを含有しないで堆積されたノンドープ非
晶質シリコン層（第２の非晶質シリコン層）から構成さ
れている。
【００４６】次に図２（Ｂ）に示すように、後述する方
法を用いて非晶質シリコン膜２２の表面をＨＳＧ化して
表面に凹凸を形成する。
【００４７】次に図２（Ｃ）に示すように、リソグラフ
ィー技術とドライエッチング技術を用いてシリコン膜２
２をパターニングすることにより、スタック型容量素子
の下部電極２２Ｅをシリコン膜２２から形状形成する。
その後、熱ＣＶＤ技術を用いて容量絶縁膜となる膜厚７
ｎｍ程度のシリコン窒化膜（図示省略）を下部電極２２
Ｅの凹凸上表面上および平坦側面上に形成し、このシリ
コン窒化膜上に容量素子の上部電極となる膜厚１５０ｎ
ｍ程度の多結晶シリコン膜１３を成膜し、電気的に活性
する目的でオキシ三塩化リン等を含んだガスの雰囲気下
で熱処理を行う。
【００４８】以上により、スタック型の容量素子が形成
される。
【００４９】上記本発明の第１の実施の形態におけるＨ
ＳＧの形成方法は以下の通りである。まずＣＶＤ技術に
よる非晶質シリコン膜２２の形成は以下の通りである。
【００５０】ＣＶＤ減圧炉にて、成膜ガスとして１００
％ＳｉＨ4 ガスを１０００ｍ１／ｍｉｎ，１％窒素希釈
したＰＨ3 を５０ｍｌ／ｍｉｎ反応管内に導入し、約５
３０℃、１Ｔｏｏｒ前後で約１時間４０分程度処理する
ことで膜厚２５０ｎｍのリンドープ非晶質シリコン層
（第１の非晶質シリコン層）を堆積し、引き続きこの減
圧ＣＶＤ炉内に半導体基板（試料）を載置したままで、
ＰＨ3 のみ供給を停止し約２０分間成膜することでリン
ドープ非晶質シリコン層の表面に膜厚５０ｎｍの薄いノ
ンドープ非晶質シリコン層（第２の非晶質シリコン層）
を堆積する。
【００５１】引き続き同一装置内で１Ｔｏｒｒ程度まで
真空引きを行い、５６０℃位の温度に至るまで昇温す
る。昇温後は再びＳｉＨ4 ガスを２０ｓｃｃｍ程度チャ
ンバー内に２０分間導入し核形成を行った後、そのまま
の温度にて１ｍＴｏｒｒ程度にて炉内に２０分間放置し
た後取り出す。
【００５２】以上の方法により不純物濃度が高いリンド
ープシリコン層を下地にした非晶質シリコン膜２２の表
面にＨＳＧが形成される。
【００５３】以上のリンドープシリコン層の形成〜ＨＳ
Ｇの形成の一連のシーケンスに示す。すなわち、図１
（Ａ）は温度および圧力のシーケンスを示し、図１
（Ｂ）はガス流量のシーケンスを示す。
【００５４】図１において、Ｔ0 〜Ｔ1 がリンドープ非
晶質シリコン層（第１の非晶質シリコン層）の成膜ステ
ップ、Ｔ1 〜Ｔ2 がノンドープの非晶質シリコン層（第
２の非晶質シリコン層）の形成ステップ、Ｔ2 〜Ｔ3 が
真空引き及び昇温ステップ、Ｔ3 〜Ｔ4 が核形成ステッ
プ、Ｔ4 〜Ｔ5 がアニールステップである。
【００５５】以上の方法により形成されたＨＳＧは核形
成を行う段階で最表面がノンドープもしくは非常に低濃
度になっており、核形成も表面移動においても阻害する
ような現象は起こらない。
【００５６】従って比較的短時間でＨＳＧが形成される
ので下地の結晶化が発生するより速く表面をＨＳＧ化す
ることが出来る。
【００５７】なお本発明者の実験によれば下地に熱酸化
膜を用いたサンプルにおいてはリンドープシリコン膜の
形成温度が５５０℃より高い温度においては、成膜途中
においても局所的に下地から結晶化が起こってしまうた
めに如何なるリン濃度においても面内で完全に良好なＨ
ＳＧを得ることは難しい。局所的な結晶化はリンドープ
シリコンの成膜が低いほど起こりにくいが、５２０℃よ
り低い温度では成膜速度が１．５ｎｍ以下になってしま
い実用的ではない。従ってリンドープシリコンの成膜温
度としては５２０℃以上５５０℃以下が適当と考えられ
る。
【００５８】さらに核形成の温度およびアニールの温度
を５５０℃程度の比較的低い温度で行うことにより、下
地の結晶化速度を低下させることが出来る。核形成およ
びアニールステップにおいて、良好なＨＳＧを形成でき
る温度範囲として５５０℃以上５８０℃以下にて行うこ
とが実用的といえる。
【００５９】以上の方法を用いることにより、従来のよ
うに下地の不純物濃度に影響されず、安定した条件で良
好な形状にＨＳＧを形成することが出来る。
【００６０】なおＨＳＧ形成直後の状態においてはＨＳ
Ｇ化した結晶表面は実質的にノンドープの状態である
が、その後のシリコン窒化膜成長、あるいは上部電極の
活性化に伴う熱処理により、ＨＳＧのグレイン内部にも
リンが拡散し、最終的に出来上がる容量素子は空乏層の
広がりは発生しない。
【００６１】次に図３および図４は本発明の第２の実施
の形態の半導体容量素子の製造方法を工程順に示した断
面図である。
【００６２】まず図３（Ａ）に示すように、ｎ型半導体
基板１０もしくは半導体基板のｎ型不純物領域１０上の
所定領域に局所酸化技術を用いて素子分離領域となる膜
厚２５０ｎｍのシリコン酸化膜１１を選択的に形成す
る。
【００６３】次にリンドープシリコン層（第１の非晶質
シリコン層）、すなわちリンドープの非晶質シリコン層
を膜厚３００ｎｍ程度熱ＣＶＤ技術を用いて形成する。
【００６４】このリンドープシリコン層の形成条件は、
成膜ガスとして１００％ＳｉＨ4 ガスを１０００ｍｌ／
ｍｉｎ，１％窒素希釈したＰＨ3 を５０ｍｌ／ｍｉｎ反
応管内に導入し、約５３０℃、１Ｔｏｏｒ前後で約２時
間程度処理することで形成される。この成膜条件でリン
濃度約２×１０20ａｔｏｍｓ／ｃｍ3 のリンドープシリ
コン層を形成することが出来る。
【００６５】さらに同一装置内にて、ＰＨ3 の供給を停
止し、膜厚約７０ｎｍの実質的にノンドープの非晶質シ
リコン層（第２の非晶質シリコン層）を成膜する。した
がってリンドープシリコン層の表面にはノンドープの非
晶質シリコン層が存在し、このリンドープシリコン層と
ノンドープの非晶質シリコン層により、第１の実施の形
態と同様に、非晶質シリコン膜を構成し、この非晶質シ
リコン膜をリソグラフィー技術とドライエッチング技術
を用いてパターニングすることにより下部電極を形成す
るためのパターン２２Ｐを形状形成する。
【００６６】次に図３（Ｂ）に示すように、再び減圧Ｃ
ＶＤ技術を用い、先の成膜条件（ノンドープの第２の非
晶質シリコン層の成膜条件）にて膜厚約１００ｎｍの実
質的に不純物を含まないノンドープの非晶質シリコン層
（第３の非晶質シリコン層）１４を成膜する。
【００６７】次に図３（Ｃ）に示すように、異方性ドラ
イエッチング技術を用いてノンドープ非晶質シリコン層
１４を約１２０ｎｍ程度エッチングされるような条件に
てエッチバックを行う。
【００６８】以上により、非晶質シリコン膜のパターン
２２Ｐの側面を覆ったノンドープの非晶質シリコン層１
４による側壁（サイドウォール）１４Ｅを設けて、下部
電極２２Ｅ用の構造を形成する。
【００６９】パターニングされたリンドープシリコン膜
表面をノンドープシリコンで覆った構造となる。
【００７０】次に図４（Ａ）に示すように、フッ酸水溶
液等を用いてノンドープ非晶質シリコン層の表面にシリ
コン酸化膜等の汚染物のない状態にしてＨＳＧ化を行
う。
【００７１】ＨＳＧ化は、成膜温度５５０℃、０．５ｍ
ＴｏｒｒにてＳｉＨ4 ガスを２０ｓｃｃｍ導入し、２０
分間程度処理し、さらにそのままの温度、圧力で２０分
間放置する。
【００７２】次に図４（Ｂ）に示すように、熱ＣＶＤ技
術を用いて容量絶縁膜となる膜厚７ｎｍのシリコン窒化
膜（図示省略）を下部電極２２Ｅの凹凸上面上および凹
凸側面上に形成し、最後にシリコン窒化膜上に上部電極
となる膜厚１５０ｎｍの多結晶シリコン膜１３を成膜
し、電気的に活性化する目的でオキシ三塩化リン等のリ
ンを含んだガスの雰囲気化にて熱処理を行う。以上によ
り、スタック型の容量素子が形成される。
【００７３】本発明の第２の実施の形態を用いることに
より、従来技術の核付け法を用いたＨＳＧについても従
来困難であった高い不純物濃度によるＨＳＧ形成不良の
問題は起こらない。また第１の実施の形態と比較してや
や工程数は多くなるものの、スタック電極側壁にも安定
した形状のＨＳＧが形成されるので、第１の実施の形態
以上の容量値を得ることが出来る。
【００７４】図５に本発明の第１および第２の実施の形
態を用いた場合の容量増加率を示す。第１の実施の形態
と比較してアニール法を用いた場合、第２の実施の形態
と比較してスタック電極パターンを形成後にＨＳＧ化を
行った核付け法を用いた場合の容量増加率を示した。
【００７５】従来技術を用いた場合、先にのべたように
非晶質シリコン膜のリン濃度が制限されることにより空
乏層が増加して実施的な容量増加率が上がらない。これ
に対して本発明の方法を用いることにより、表面積増加
分の容量値を得ることが出来る。
【００７６】
【発明の効果】本発明による半導体容量素子は、不純物
を含んだ第１の非晶質シリコン層を堆積し、引き続き実
質的に不純物を含まない第２の非晶質シリコン層を堆積
することによりシリコン膜を構成し、熱処理を行うこと
によりこのシリコン膜の表面をＨＳＧ化して凹凸の形状
を形成するから、下地の非晶質シリコンの不純物濃度に
影響されない良好なＨＳＧが形成され、高い容量増加率
を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における非晶質シリ
コン膜およびＨＳＧ形成工程のプロセスシーケンスを示
す図である。
【図２】本発明の第１の実施の形態を製造工程順に示し
た断面図である。
【図３】本発明の第２の実施の形態を製造工程順に示し
た断面図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】本発明の実施の形態を用いて形成した容量素子
の容量倍加率を従来技術と比較して示した図である。
【図６】アニール法によりＨＳＧを形成する従来技術を
工程順に示した断面図である。
【図７】図６の続きの工程を順に示した断面図である。
【図８】核付け法によりＨＳＧを形成する従来技術を工
程順に示した断面図である。
【図９】従来技術における課題を示した容量素子の容量
値のバイアスの図である。
【符号の説明】
１０ ｎ型半導体基板もしくは半導体基板のｎ型拡散
領域 １１ シリコン酸化膜 １２ スタック型の容量素子の下部電極となるリンド
ープシリコン膜 １３ スタック型の容量素子の上部電極となるリンド
ープシリコン膜 １４ ノンドープ非晶質シリコン層 １４Ｗ ノンドープ非晶質シリコン層からなる側壁 ２２ 下地に高不純物濃度層、表面付近にノンドープ
層を有する非晶質シリコン膜 ２２Ｅ 非晶質シリコン膜２２による下部電極 ２２Ｐ 非晶質シリコン膜２２のパターン

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 選択的に絶縁膜を形成した半導体基板上
    に高濃度に不純物を含んだ第１の非晶質シリコン層を堆
    積し、引き続き不純物を含まないもしくは低濃度に不純
    物を含んだ第２の非晶質シリコン層を堆積することによ
    り前記第１および第２の非晶質シリコン層により構成さ
    れたシリコン膜を形成する工程と、熱処理を行うことに
    より前記シリコン膜の表面に凹凸の形状を形成する工程
    を含むことを特徴とする半導体容量素子の製造方法。
  2. 【請求項２】 前記シリコン膜の表面に凹凸を形成した
    後、該シリコン膜をパターニングして半導体容量素子の
    下部電極を得ることを特徴とする請求項１記載の半導体
    容量素子の形成方法。
  3. 【請求項３】 前記シリコン膜をパターニングした後そ
    の側面に不純物を含まないもしくはて低濃度に不純物を
    含んだ第３の非晶質シリコン層による側壁を設け、しか
    る後、前記熱処理を行うことにより前記シリコン膜およ
    び前記側壁の表面に凹凸の形状を形成することにより半
    導体容量素子の下部電極を得ることを特徴とする請求項
    １記載の半導体容量素子の形成方法。
  4. 【請求項４】 それぞれの前記非晶質シリコン層の形成
    温度は５２０℃以上５５０℃以下であることを特徴とす
    る請求項１、請求項２もしくは請求項３記載の半導体容
    量素子の形成方法。
  5. 【請求項５】 前記熱処理温度は５５０℃以上５８０℃
    以下であることを特徴とする請求項１記載、請求項２も
    しくは請求項３の半導体容量素子の形成方法。
  6. 【請求項６】 前記第１の非晶質シリコン層の不純物濃
    度は１×１０20／ｃｍ3 以上であり、前記第２の非晶質
    シリコン層または前記第２および第３の非晶質シリコン
    層の不純物濃度は１×１０18／ｃｍ3 以下であることを
    特徴とする請求項１記載、請求項２もしくは請求項３の
    半導体容量素子の形成方法。
  7. 【請求項７】 前記不純物はリンであることを特徴とす
    る請求項１記載の半導体容量素子の形成方法。
  8. 【請求項８】 前記第１の非晶質シリコン層はシラン系
    のガスおよび不純物系のガスを流した状態の反応で堆積
    し、前記第２の非晶質シリコン層または前記第２および
    第３の非晶質シリコン層は前記シラン系のガスおよび不
    純物系のガスのうち不純物系のガスを流さない状態の反
    応で堆積することを特徴とする請求項１記載、請求項２
    もしくは請求項３の半導体容量素子の形成方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000014108A (ko) * 1998-08-17 2000-03-06 윤종용 반도체 커패시터의 제조방법 및 이에 따라 제조되는 반도체 커패시터
US6368913B1 (en) 1998-12-24 2002-04-09 Nec Corporation Method of manufacturing a semiconductor device and a semiconductor device
US6413833B2 (en) 1998-01-30 2002-07-02 Nec Corporation Method for forming a CVD silicon film
US6509227B1 (en) * 1997-02-28 2003-01-21 Micron Technology, Inc. Formation of conductive rugged silicon
US6511892B1 (en) 1997-02-28 2003-01-28 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6524927B1 (en) 1998-09-04 2003-02-25 Hitachi, Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2795313B2 (ja) * 1996-05-08 1998-09-10 日本電気株式会社 容量素子及びその製造方法
KR100305191B1 (ko) * 1998-07-10 2001-11-02 한신혁 반도체소자용캐패시터제조방법
JP3024589B2 (ja) 1997-04-23 2000-03-21 日本電気株式会社 半導体装置の製造方法
US6245632B1 (en) * 1997-05-22 2001-06-12 Samsung Electronics Co., Ltd. Variable temperature methods of forming hemispherical grained silicon (HSG-Si) layers
US5917213A (en) * 1997-08-21 1999-06-29 Micron Technology, Inc. Depletion compensated polysilicon electrodes
JP3180740B2 (ja) * 1997-11-11 2001-06-25 日本電気株式会社 キャパシタの製造方法
TW364205B (en) * 1997-12-19 1999-07-11 United Microelectronics Corp Method for producing DRAM capacitor
US5930625A (en) * 1998-04-24 1999-07-27 Vanguard International Semiconductor Corporation Method for fabricating a stacked, or crown shaped, capacitor structure
US6093585A (en) * 1998-05-08 2000-07-25 Lsi Logic Corporation High voltage tolerant thin film transistor
US6046083A (en) * 1998-06-26 2000-04-04 Vanguard International Semiconductor Corporation Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications
US6197669B1 (en) * 1999-04-15 2001-03-06 Taiwan Semicondcutor Manufacturing Company Reduction of surface defects on amorphous silicon grown by a low-temperature, high pressure LPCVD process
US6312988B1 (en) * 1999-09-02 2001-11-06 Micron Technology, Inc. Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions
KR100361081B1 (ko) 1999-10-29 2002-11-18 삼성전자 주식회사 반도체 소자의 커패시터 제조방법
DE10038378A1 (de) 2000-08-07 2002-02-28 Infineon Technologies Ag Verfahren zur Herstellung von Kondensatorelektroden
US8575663B2 (en) * 2006-11-22 2013-11-05 President And Fellows Of Harvard College High-sensitivity nanoscale wire sensors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065805A (ja) * 1992-06-22 1994-01-14 Nec Corp 半導体装置の製造方法
JPH06125052A (ja) * 1992-10-09 1994-05-06 Nippon Steel Corp 半導体記憶装置の製造方法
JPH06204426A (ja) * 1993-01-06 1994-07-22 Nec Corp スタックト型ｄｒａｍのストレージノード電極の形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590490A (ja) * 1991-03-07 1993-04-09 Miyazaki Oki Electric Co Ltd 半導体素子の製造方法
JP2508948B2 (ja) * 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
KR940009616B1 (ko) * 1991-09-09 1994-10-15 금성일렉트론 주식회사 홀 캐패시터 셀 및 그 제조방법
KR950011644B1 (ko) * 1992-04-30 1995-10-07 현대전자산업주식회사 표면적이 증대된 전하저장전극 제조방법
US5639689A (en) * 1993-12-29 1997-06-17 Hyundai Electronics Industries Co., Ltd. Method for fabricating storage electrode of semiconductor device
US5418180A (en) * 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP2827958B2 (ja) * 1995-04-27 1998-11-25 日本電気株式会社 半導体記憶装置の容量素子の製造方法
KR100204295B1 (ko) * 1995-06-03 1999-06-15 류정열 자동차용 번호판 세척기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065805A (ja) * 1992-06-22 1994-01-14 Nec Corp 半導体装置の製造方法
JPH06125052A (ja) * 1992-10-09 1994-05-06 Nippon Steel Corp 半導体記憶装置の製造方法
JPH06204426A (ja) * 1993-01-06 1994-07-22 Nec Corp スタックト型ｄｒａｍのストレージノード電極の形成方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509227B1 (en) * 1997-02-28 2003-01-21 Micron Technology, Inc. Formation of conductive rugged silicon
US6511892B1 (en) 1997-02-28 2003-01-28 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6699752B2 (en) 1997-02-28 2004-03-02 Micron Technology, Inc. Formation of conductive rugged silicon
US6930015B2 (en) 1997-02-28 2005-08-16 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US7238613B2 (en) 1997-02-28 2007-07-03 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6413833B2 (en) 1998-01-30 2002-07-02 Nec Corporation Method for forming a CVD silicon film
KR20000014108A (ko) * 1998-08-17 2000-03-06 윤종용 반도체 커패시터의 제조방법 및 이에 따라 제조되는 반도체 커패시터
US6524927B1 (en) 1998-09-04 2003-02-25 Hitachi, Ltd. Semiconductor device and method of fabricating the same
US6717202B2 (en) 1998-09-04 2004-04-06 Renesas Technology Corp. HSG semiconductor capacitor with migration inhibition layer
US6368913B1 (en) 1998-12-24 2002-04-09 Nec Corporation Method of manufacturing a semiconductor device and a semiconductor device

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KR100266760B1 (ko) 2000-10-02
GB2313231A (en) 1997-11-19
GB2313231B (en) 2000-11-15
US5858852A (en) 1999-01-12

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