KR100361081B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

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Abstract

PH3도핑후의 세정 작업으로 인해 야기되는 공정 불량 발생을 막을 수 있도록 하여 커패시터의 파손을 방지하고 공정 단순화를 이룰 수 있도록 반도체 소자의 커패시터 제조방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 접촉창이 구비된 층간절연막을 형성하는 단계와; 상기 매몰 접촉창을 포함한 상기 층간절연막 상의 소정 부분에 하부전극을 형성하는 단계와; 제 1 세정 공정을 실시하는 단계와; 상기 하부전극의 표면 노출부에 HSG를 성장시키는 단계와; 제 2 세정 공정을 실시하는 단계와; 상기 HSG 내에 PH3를 도핑하는 단계; 및 진공의 깸없이 상기 결과물 상에 유전막을 형성하는 단계로 이루어진 반도체 소자의 커패시터 제조방법이 제공된다.

Description

반도체 소자의 커패시터 제조방법{method for fabricating capacitor of semiconductor device}
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 HSG(hemispherical grain) 공정을 적용한 커패시터 제조시 세정 작업에 기인한 공정 불량 발생을 막고, 공정 단순화를 이룰 수 있도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 칩 사이즈를 축소함과 동시에 대용량 메모리를 구현하기 위하여 동일 점유면적 내에서 커패시터가 차지하는 면적은 줄이면서도 커패시턴스는 크게 확보하려는 노력이 경주되고 있다. 이로 인해 현재는 HSG 공정을 적용하여 디램 소자의 커패시터 면적을 극대화하는 방식으로 소자 제조를 이루고 있다.
도 1에는 상기 방식에 의거하여 제조된 종래의 커패시터 구조를 도시한 단면도가 제시되어 있다. 도 1에 의하면, 종래의 커패시터는 크게, 유전막(50)을 사이에 두고 그 상·하부에 상부전극(60)과 HSG(40)가 구비된 하부전극(30)이 순차 적층되는 구조를 가지도록 구성되어 있음을 알 수 있다. 여기서, 미설명 참조번호 10은 반도체 기판을 나타내고, 20은 매몰 접촉창(contact hole)(h)이 구비된 층간절연막을 나타낸다.
따라서, 상기 구조의 커패시터는 도 2의 공정블럭도에서 알 수 있듯이 다음의 제 10 단계를 거쳐 제조된다.
제 1 단계(100)로서, 반도체 기판(10) 상에 층간절연막(20)을 형성한다.
제 2 단계(105)로서, 하부전극이 형성될 부분을 한정하는 마스크 패턴을 이용하여 반도체 기판(10) 표면이 소정 부분 노출되도록 층간절연막(20)을 식각하여 상기 절연막(20) 내에 매몰 접촉창(h)을 형성한다.
제 3 단계(110)로서, 상기 접촉창(h) 내부가 충분히 채워지도록 표면이 노출된 기판(10) 상부와 층간절연막(20) 상에 전극물질로서, 고농도 P형 불순물이 도핑된 비정질(amorphous) 폴리실리콘막을 형성한다. 이어, 하부전극 형성부를 한정하는 마스크 패턴을 이용하여 폴리실리콘막을 선택식각한다. 그 결과, 접촉창(h)을 포함한 층간절연막(20) 상의 소정 부분에 폴리실리콘 재질의 하부전극(30)이 형성된다.
제 4 단계(115)로서, 하부전극(30) 형성이 완료된 상기 결과물 상에 잔존하는 파티클 성분(예컨대, 자연산화막 등과 같은 오염물)을 제거하기 위하여 제 1 세정(cleaning) 공정을 실시한다.
제 5 단계(120)로서, 커패시터의 면적을 극대화하기 위하여 하부전극(30)의 표면 노출부에만 선택적으로 HSG(40)를 성장시킨다.
제 6 단계(125)로서, 상기 결과물 상에 잔존하는 파티클 성분을 제거하기 위하여 제 2 세정 공정을 실시한다.
제 7 단계(130)로서, 상기 HSG(40)의 표면 농도를 높일 목적으로 "고온/저압"의 공정 조건하에서 180분 동안 HSG(106) 내에 PH3불순물을 도핑한다.
제 8 단계(135)로서, 상기 결과물 상에 잔존하는 파티클 성분을 제거하기 위하여 제 3 세정 공정을 실시한다.
제 9 단계(140)로서, HSG(40)가 형성되어 있는 하부전극(30)을 포함한 층간절연막(20)상에 유전막(50)을 증착한다.
제 10 단계(145)로서, 상기 유전막(50) 상에 전극물질로서 고농도 P형 불순물이 도핑된 비정질 폴리실리콘막을 형성하고, 상부전극 형성부를 한정하는 마스크 패턴을 이용하여 이들을 선택식각하여, 폴리실리콘 재질의 하부전극(60)을 형성해주므로써, 본 공정 진행을 완료한다.
그러나, 상기 공정 기술을 적용하여 커패시터를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
PH3도핑 공정과 유전막 형성 공정이 각기 다른 프로세스 챔버나 서로 다른 설비 내에서 개별적으로 실시될 뿐 아니라 이로 인해 각 단위 공정 완료시마다 별도의 세정 공정이 요구되므로, 공정 진행 자체가 복잡하다는 문제가 발생된다.
게다가, 반도체 소자(예컨대, 디램 소자)의 집적도가 증가함에 따라 셀 면적이 감소하게 되고 하부전극 간의 간격이 좁아지게 되므로, PH3도핑 공정후 실시되는 제 3 세정 작업시 HSG 공정에 의해 뭉쳐져 있던 실리콘 덩어리들이 일부 하부전극(30)의 표면으로부터 떨어져 나가 커패시터와 커패시터 사이의 층간절연막(20) 상에 붙는 현상이 야기되게 된다. 이러한 현상이 야기될 경우, 커패시터 간의 브리지 유발로 인해 커패시터 파손(fail)이 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 커패시터 제조시 HSG 성장후 실시되는 PH3도핑 공정과 유전막 형성 공정을 매엽식 챔버 내에서 진공의 깸없이 연속적으로 진행해 주므로써, PH3도핑후의 세정 작업으로 인해 야기되는 불량 발생을 막을 수 있도록 하여 커패시터의 파손을 방지하고, 공정 단순화를 이룰 수 있도록 반도체 소자의 커패시터 제조방법을 제공함에 있다.
도 1은 일반적인 반도체 소자의 디램 커패시터 구조를 도시한 단면도,
도 2는 종래 기술로서, 도 1의 커패시터 제조방법을 도시한 공정블럭도,
도 3은 본 발명의 제 1 실시예로서, 도 1의 커패시터 제조방법을 도시한 공정블럭도,
도 4는 본 발명의 제 2 실시예로서, 도 1의 커패시터 제조방법을 도시한 공정블럭도이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 접촉창이 구비된 층간절연막을 형성하는 단계와; 상기 매몰 접촉창을 포함한 상기 층간절연막 상의 소정 부분에 하부전극을 형성하는 단계와; 제 1 세정 공정을 실시하는 단계와; 상기 하부전극의 표면 노출부에 HSG를 성장시키는 단계와; 제 2 세정 공정을 실시하는 단계와; 상기 HSG 내에 PH3를 도핑하는 단계; 및 진공의 깸없이 상기 결과물 상에 유전막을 형성하는 단계로 이루어진 반도체 소자의 커패시터 제조방법이 제공된다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 접촉창이 구비된 층간절연막을 형성하는 단계와; 상기 매몰 접촉창을 포함한 상기 층간절연막 상의 소정 부분에 하부전극을 형성하는 단계와; 세정 공정을 실시하는 단계와; 상기 하부전극의 표면 노출부에 HSG를 성장시키는 단계와; 진공의 깸없이 상기 HSG 내에 PH3를 도핑하는 단계; 및 진공의 깸없이 상기 결과물 상에 유전막을 형성하는 단계로 이루어진 반도체 소자의 커패시터 제조방법이 제공된다
상기 공정 조건하에서 커패시터를 제조할 경우, PH3도핑 공정과 유전막 형성 공정이 진공의 깸없이 연속적으로 진행되므로, 세정 작업을 기존보다 1 ~ 2회줄일 수 있게 되어 공정 단순화를 이룰 수 있게 되고, PH3도핑후 별도의 세정 공정이 요구되지 않으므로, 상기 세정 공정으로 인해 야기되던 공정 불량 발생을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에서 제안된 반도체 소자의 커패시터 제조방법을 도시한 공정블럭도를 나타낸다. 도 1의 커패시터 구조와 도 3의 공정블럭도를 참조하여 본 발명의 제 1 실시예에서 제안된 커패시터 제조방법을 제 8 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계(200)로서, 반도체 기판(10) 상에 산화막 재질의 층간절연막(20)을 형성한다.
제 2 단계(205)로서, 하부전극 형성부를 한정하는 마스크 패턴을 이용하여 반도체 기판(10) 표면이 소정 부분 노출되도록 층간절연막(20)을 선택식각하여 상기 절연막(20) 내에 매몰 접촉창(h)을 형성한다.
제 3 단계(210)로서, 상기 접촉창(h) 내부가 충분히 채워지도록 상기 결과물 전면에 전극물질로서, 고농도 P형 불순물이 도핑된 폴리실리콘막을 형성한다. 이어, 하부전극 형성부를 한정하는 마스크 패턴을 이용하여 폴리실리콘막을 선택식각한다. 그 결과, 접촉창(h)을 포함한 층간절연막(20) 상의 소정 부분에 폴리실리콘 재질의 하부전극(30)이 형성된다.
제 4 단계(215)로서, 하부전극(30) 형성이 완료된 상기 결과물 상에 잔존하는 파티클 성분(예컨대, 자연산화막 등과 같은 오염물)을 제거하기 위하여 제 1 세정(cleaning) 공정을 실시한다.
제 5 단계(220)로서, 커패시터의 면적을 극대화하기 위하여 하부전극(30)의 표면 노출부에만 선택적으로 HSG(40)를 성장시킨다.
제 6 단계(225)로서, HSG 성장이 완료된 상기 결과물 상에 잔존하는 파티클 성분을 제거하기 위하여 제 2 세정 공정을 실시한다.
제 7 단계(230)로서, 매엽 장비를 이용하여 하나의 프로세스 챔버(일명, 매엽식 챔버라고 한다) 내에서 HSG(40)의 표면 농도를 높이기 위한 PH3불순물 도핑 공정(230a)과 유전막 형성 공정(230b)을 진공의 깸없이 연속적으로 진행한다.
제 8 단계(235)로서, 상기 유전막(50) 상에 고농도 P형 불순물이 도핑된 폴리실리콘막을 형성하고, 상부전극 형성부를 한정하는 마스크 패턴을 이용하여 폴리실리콘막과 유전막(50)을 선택식각하여, 폴리실리콘 재질의 상부전극(60)을 형성해 주므로써, 본 공정 진행을 완료한다.
이러한 공정 수순에 의거하여 커패시터를 제조할 경우, HSG 성장후 실시되는 PH3도핑 공정과 유전막 형성 공정이 매엽식 챔버 내에서 진공의 깸없이 연속적으로 이루어지게 되므로, PH3도핑후 자연산화막의 성장 자체가 이루어지지 않게 되어 PH3도핑 공정후 별도의 후단 세정 작업이 요구되지 않게 된다.
이로 인해, PH3도핑후 실시되는 세정 공정으로 인해 야기되던 불량(예컨대, 커패시터와 커패시터 사이에 HSG를 이루는 실리콘 덩어리가 떨어져 달라 붙는 현상) 발생을 막을 수 있게 되므로, 커패시터 간의 브리찌 유발에 기인한 커패시터 파손을 방지할 수 있게 된다.
게다가, 커패시터 제조시 요구되던 세정 작업을 기존보다 1회 줄일 수 있게 되므로, 공정의 복잡화 또한 막을 수 있게 된다.
도 4는 본 발명의 제 2 실시예에서 제안된 반도체 소자의 커패시터 제조방법을 도시한 공정블럭도를 나타낸다. 도 1의 커패시터 구조와 도 4의 공정블럭도를 참조하여 본 발명의 제 2 실시예에서 제안된 커패시터 제조방법을 제 6 단계로 구분하여 살펴보면 다음과 같다. 본 실시예의 경우, 제 1 실시예와 비교할 때 HSG 성장과 PH3도핑 공정 및 유전막 형성 공정이 모두 매엽식 챔버 내에서 진공의 깸없이 진행된다는 점에서만 차이를 지니므로, 여기서는 편의상 제 1 실시예와 동일하게 진행되는 부분은 간략하게만 언급하고, 이와 차별화되는 부분을 중심으로 살펴본다.
제 1 단계(300)로서, 반도체 기판(10) 상에 층간절연막(20)을 형성한다.
제 2 단계(305)로서, 상기 층간절연막(20) 내에 매몰 접촉창(h)을 형성한다.
제 3 단계(310)로서, 상기 접촉창(h)을 포함한 층간절연막(20) 상의 소정 부분에 폴리실리콘 재질의 하부전극(30)을 형성한다.
제 4 단계(315)로서, 하부전극(30) 형성이 완료된 상기 결과물 상에 잔존하는 파티클 성분(예컨대, 자연산화막 등과 같은 오염물)을 제거하기 위하여 세정 공정을 실시한다.
제 5 단계(320)로서, 매엽식 챔버 내에서 하부전극(30)의 표면 노출부에 HSG(40)를 성장(320a)시킨 후, 진공의 깸없이 PH3불순물 도핑 공정(320b)과 유전막(50) 형성 공정(320c)을 연속적으로 진행한다.
제 6 단계(325)로서, 상기 유전막(50) 상에 고농도 P형 불순물이 도핑된 폴리실리콘막을 형성하고, 상부전극 형성부를 한정하는 마스크 패턴을 이용하여 폴리실리콘막과 유전막(50)을 선택식각하여, 폴리실리콘 재질의 상부전극(60)을 형성해 주므로써, 본 공정 진행을 완료한다.
이와 같이 커패시터를 제조할 경우, HSG 성장과 PH3도핑 및 유전막 형성 공정이 진공의 깸없이 연속적으로 이루어지므로, PH3도핑 공정후 별도의 후단 세정 작업이 요구되지 않게 되어 세정 작업으로 인해 야기되던 커패시터의 파손을 막을 수 있게 된다. 또한, 커패시터 제조시 요구되던 세정 작업을 기존보다 2회 줄일 수 있게 되므로, 공정의 복잡화를 막을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 커패시터 제조시 HSG 성장후 실시되는 PH3도핑 공정과 유전막 형성 공정을 매엽식 챔버 내에서 진공의 깸없이연속적으로 진행해 주므로써, PH3도핑 공정후의 세정 작업으로 인해 야기되는 불량 발생을 막을 수 있게 되므로 커패시터 파손을 방지할 수 있게 되고, 소자 제조시 1 ~ 2회의 세정 공정이 스킵(skip)되므로 공정 단순화를 이룰 수 있게 된다.

Claims (2)

  1. 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 접촉창이 구비된 층간절연막을 형성하는 단계와;
    상기 매몰 접촉창을 포함한 상기 층간절연막 상의 소정 부분에 하부전극을 형성하는 단계와;
    상기 결과물에 대하여 제 1 세정 공정을 실시하는 단계와;
    상기 하부전극의 표면 노출부에 HSG를 성장시키는 단계와;
    상기 결과물에 대하여 제 2 세정 공정을 실시하는 단계와;
    상기 HSG 내에 PH3를 도핑하는 단계와;
    진공의 깸없이 상기 결과물 상에 유전막을 동일한 챔버내에서 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  2. 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 접촉창이 구비된 층간절연막을 형성하는 단계와;
    상기 매몰 접촉창을 포함한 상기 층간절연막 상의 소정 부분에 하부전극을 형성하는 단계와;
    상기 결과물에 대하여 세정 공정을 실시하는 단계와;
    상기 하부전극의 표면 노출부에 HSG를 성장시키는 단계와;
    진공의 깸없이 상기 HSG 내에 PH3를 동일한 챔버내에서 도핑하는 단계와;
    진공의 깸없이 상기 결과물 상에 유전막을 상기 동일한 챔버내에서 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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