JP2001007301A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 キャパシタンスの最小値Ｃmin と最大値Ｃ
max との比Ｃ´を増加させ、半球状のグレインの形成に
おけるボールドディフェクトの発生を抑制し、電気的に
信頼性の高いキャパシタを有する半導体装置およびその
製造方法を提供する。 【解決手段】 所定の半導体製造プロセスを経た半導体
基板１上に、キャパシタ電極形成用の開口を有するシリ
ンダコア膜を形成した後、ノンドープの第１の非晶質Ｓ
ｉ膜９ａ、不純物を含む第２の非晶質Ｓｉ膜９ｂおよび
ノンドープの第３の非晶質Ｓｉ膜９ｃを順次形成して、
非晶質Ｓｉ膜９を形成する。開口の内部以外の部分の非
晶質Ｓｉ膜９およびシリンダコア膜を順次除去して、半
導体基板１上に断面がＵ字型をしたシリンダ形状のキャ
パシタ電極を残す。ＳｉＨ4 ガスやＳｉ2 Ｈ6 ガスを供
給して非晶質Ｓｉ膜９の露出面にグレインの核を形成し
た後、熱処理を行って、表面にＨＳＧ−Ｓｉ１０を形成
する。
max との比Ｃ´を増加させ、半球状のグレインの形成に
おけるボールドディフェクトの発生を抑制し、電気的に
信頼性の高いキャパシタを有する半導体装置およびその
製造方法を提供する。 【解決手段】 所定の半導体製造プロセスを経た半導体
基板１上に、キャパシタ電極形成用の開口を有するシリ
ンダコア膜を形成した後、ノンドープの第１の非晶質Ｓ
ｉ膜９ａ、不純物を含む第２の非晶質Ｓｉ膜９ｂおよび
ノンドープの第３の非晶質Ｓｉ膜９ｃを順次形成して、
非晶質Ｓｉ膜９を形成する。開口の内部以外の部分の非
晶質Ｓｉ膜９およびシリンダコア膜を順次除去して、半
導体基板１上に断面がＵ字型をしたシリンダ形状のキャ
パシタ電極を残す。ＳｉＨ4 ガスやＳｉ2 Ｈ6 ガスを供
給して非晶質Ｓｉ膜９の露出面にグレインの核を形成し
た後、熱処理を行って、表面にＨＳＧ−Ｓｉ１０を形成
する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ダイナミックＲＡＭ（Dy
namic Random Access Memory、ＤＲＡＭ）のキャパシタ
における下部電極の形成に適用して好適なものである。
びその製造方法に関し、特に、ダイナミックＲＡＭ（Dy
namic Random Access Memory、ＤＲＡＭ）のキャパシタ
における下部電極の形成に適用して好適なものである。
【０００２】
【従来の技術】半導体装置、特にメモリ装置において、
キャパシタは情報の保持手段として用いられている。と
ころが、半導体装置の高集積化に伴って、メモリセルに
おけるキャパシタの占有面積が減少してきている。これ
により、キャパシタのキャパシタンスは減少してしま
う。
キャパシタは情報の保持手段として用いられている。と
ころが、半導体装置の高集積化に伴って、メモリセルに
おけるキャパシタの占有面積が減少してきている。これ
により、キャパシタのキャパシタンスは減少してしま
う。
【０００３】一方、メモリセルの機能を十分に果たすた
めには、一定のキャパシタンスを確保することが必要で
ある。すなわち、α線により発生するソフトエラーや雑
音に対する十分なマージンを確保するためには、キャパ
シタンスを増加させなければならない。
めには、一定のキャパシタンスを確保することが必要で
ある。すなわち、α線により発生するソフトエラーや雑
音に対する十分なマージンを確保するためには、キャパ
シタンスを増加させなければならない。
【０００４】そこで、半導体装置の高集積化を妨げるこ
となく、メモリセルのキャパシタンスを増加させるため
の方法として、主に、次の２つの方法が提案されてい
る。すなわち、誘電率の高い強誘電体を用いる方法と、
半球状のグレイン膜を用いてキャパシタの電極面積を増
加させる方法とである。そして、これらの方法のうち、
特に後者の半球状のグレイン膜を用いて電極面積を増加
させる方法が強く求められている。
となく、メモリセルのキャパシタンスを増加させるため
の方法として、主に、次の２つの方法が提案されてい
る。すなわち、誘電率の高い強誘電体を用いる方法と、
半球状のグレイン膜を用いてキャパシタの電極面積を増
加させる方法とである。そして、これらの方法のうち、
特に後者の半球状のグレイン膜を用いて電極面積を増加
させる方法が強く求められている。
【０００５】後者の方法においては、まず、不純物を含
む非晶質シリコン（Ｓｉ）膜にシラン（ＳｉＨ4 ）ガス
を照射することによりこの非晶質Ｓｉ膜表面に核を形成
した後、連続して熱処理を行うことにより、非晶質Ｓｉ
膜の表面のＳｉ原子をマイグレーションさせて、半球状
のＳｉグレイン（ＨＳＧ、Hemispherical Grained Sili
con ）を形成する。
む非晶質シリコン（Ｓｉ）膜にシラン（ＳｉＨ4 ）ガス
を照射することによりこの非晶質Ｓｉ膜表面に核を形成
した後、連続して熱処理を行うことにより、非晶質Ｓｉ
膜の表面のＳｉ原子をマイグレーションさせて、半球状
のＳｉグレイン（ＨＳＧ、Hemispherical Grained Sili
con ）を形成する。
【０００６】しかしながら、上述のＨＳＧの形成におい
て必須の熱処理によって、非晶質Ｓｉ膜中の不純物が脱
離してしまうという問題があった。このように不純物が
脱離してしまうと、非晶質Ｓｉ膜中の不純物のドーピン
グ濃度が低下してしまう。そして、このＨＳＧをキャパ
シタの電極に用いる場合に、非晶質Ｓｉ膜中の不純物の
ドーピング濃度が低すぎると、キャパシタのキャパシタ
ンスの最小値（Ｃmin）と最大値（Ｃmax ）との比Ｃ´
（＝Ｃmin ／Ｃmax ）が小さくなってしまう。これによ
って、キャパシタにおけるソフトエラーなどに対する抵
抗能力が小さくなり、キャパシタに貯蔵されているデー
タを消失する可能性が高くなってしまう。
て必須の熱処理によって、非晶質Ｓｉ膜中の不純物が脱
離してしまうという問題があった。このように不純物が
脱離してしまうと、非晶質Ｓｉ膜中の不純物のドーピン
グ濃度が低下してしまう。そして、このＨＳＧをキャパ
シタの電極に用いる場合に、非晶質Ｓｉ膜中の不純物の
ドーピング濃度が低すぎると、キャパシタのキャパシタ
ンスの最小値（Ｃmin）と最大値（Ｃmax ）との比Ｃ´
（＝Ｃmin ／Ｃmax ）が小さくなってしまう。これによ
って、キャパシタにおけるソフトエラーなどに対する抵
抗能力が小さくなり、キャパシタに貯蔵されているデー
タを消失する可能性が高くなってしまう。
【０００７】したがって、キャパシタの抵抗能力を維持
し、Ｃ´の低下を防止するためには、非晶質Ｓｉ膜中の
不純物のドーピング濃度を高めに設定する必要がある。
し、Ｃ´の低下を防止するためには、非晶質Ｓｉ膜中の
不純物のドーピング濃度を高めに設定する必要がある。
【０００８】ところが、非晶質Ｓｉ膜中の不純物のドー
ピング濃度を高めに設定すると、ドーピングした不純物
がＳｉのマイグレーションを阻害してしまい、ＨＳＧに
おけるグレインサイズが小さくなってしまう。また、非
晶質Ｓｉ膜の一部が結晶化してしまい、ＨＳＧにおける
グレインが形成されない部分、いわゆるボールドディフ
ェクト(Bald defect) が発生するという問題が生じてし
まう。
ピング濃度を高めに設定すると、ドーピングした不純物
がＳｉのマイグレーションを阻害してしまい、ＨＳＧに
おけるグレインサイズが小さくなってしまう。また、非
晶質Ｓｉ膜の一部が結晶化してしまい、ＨＳＧにおける
グレインが形成されない部分、いわゆるボールドディフ
ェクト(Bald defect) が発生するという問題が生じてし
まう。
【０００９】この不純物のドーピング濃度が高い非晶質
Ｓｉ膜表面にＨＳＧを形成した状態を図４に示す。図４
は、ＨＳＧの表面の走査型電子顕微鏡（ＳＥＭ）写真で
ある。図４から、不純物のドーピング濃度が高い場合に
は、ＨＳＧのグレインが小さく、部分的に非晶質Ｓｉ膜
が結晶化されてしまいボールドディフェクト（図４中、
グレインが形成されていない領域）が生じていることが
わかる。
Ｓｉ膜表面にＨＳＧを形成した状態を図４に示す。図４
は、ＨＳＧの表面の走査型電子顕微鏡（ＳＥＭ）写真で
ある。図４から、不純物のドーピング濃度が高い場合に
は、ＨＳＧのグレインが小さく、部分的に非晶質Ｓｉ膜
が結晶化されてしまいボールドディフェクト（図４中、
グレインが形成されていない領域）が生じていることが
わかる。
【００１０】一方、図５は、不純物のドーピング濃度が
低い場合のＨＳＧ表面のＳＥＭ写真を示す。図５から、
不純物のドーピング濃度が低い場合には、Ｓｉのマイグ
レーションが促進され、ＨＳＧのグレインが大きくなる
ことがわかる。
低い場合のＨＳＧ表面のＳＥＭ写真を示す。図５から、
不純物のドーピング濃度が低い場合には、Ｓｉのマイグ
レーションが促進され、ＨＳＧのグレインが大きくなる
ことがわかる。
【００１１】
【発明が解決しようとする課題】上述したように、キャ
パシタの下部電極の表面にＨＳＧを形成する場合には、
キャパシタにおけるＣ´の低下の防止と、ボールドディ
フェクトの発生の防止とを同時に実現するのは非常に困
難であり、ＨＳＧが形成された電極を有するキャパシタ
において、Ｃ´を低下させることなくボールドディフェ
クトの発生を防止することができる技術の開発が望まれ
ていた。
パシタの下部電極の表面にＨＳＧを形成する場合には、
キャパシタにおけるＣ´の低下の防止と、ボールドディ
フェクトの発生の防止とを同時に実現するのは非常に困
難であり、ＨＳＧが形成された電極を有するキャパシタ
において、Ｃ´を低下させることなくボールドディフェ
クトの発生を防止することができる技術の開発が望まれ
ていた。
【００１２】したがって、この発明の目的は、キャパシ
タを有する半導体装置において、キャパシタのキャパシ
タンスの最小値Ｃmin と最大値Ｃmax との比Ｃ´を低下
させることなく、半球状のグレインを形成する際にボー
ルドディフェクトが発生するのを抑制し、欠陥がなく電
気的に信頼性の高いキャパシタを有する半導体装置およ
びその製造方法を提供することにある。
タを有する半導体装置において、キャパシタのキャパシ
タンスの最小値Ｃmin と最大値Ｃmax との比Ｃ´を低下
させることなく、半球状のグレインを形成する際にボー
ルドディフェクトが発生するのを抑制し、欠陥がなく電
気的に信頼性の高いキャパシタを有する半導体装置およ
びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、キャパシタを有する半導
体装置の製造方法において、基板上にノンドープの第１
の非晶質半導体膜を形成する工程と、第１の非晶質半導
体膜上に、不純物を含む第２の非晶質半導体膜を形成す
る工程と、第２の非晶質半導体膜上に、ノンドープの第
３の非晶質半導体膜を形成する工程とを有することを特
徴とするものである。
に、この発明の第１の発明は、キャパシタを有する半導
体装置の製造方法において、基板上にノンドープの第１
の非晶質半導体膜を形成する工程と、第１の非晶質半導
体膜上に、不純物を含む第２の非晶質半導体膜を形成す
る工程と、第２の非晶質半導体膜上に、ノンドープの第
３の非晶質半導体膜を形成する工程とを有することを特
徴とするものである。
【００１４】この第１の発明において、電極の表面積を
増加させて、キャパシタにおけるキャパシタンスを増加
させるために、典型的には、第１の非晶質半導体膜、第
２の非晶質半導体膜および第３の非晶質半導体膜のうち
の露出した面に、選択的に半球状グレインを形成する工
程を有し、半球状グレインを有する第１の非晶質半導体
膜、第２の非晶質半導体膜および第３の非晶質半導体膜
からなる膜からキャパシタの電極を構成する。また、こ
の第１の発明において、素子の微細化に対応しつつ、電
極面積を確保するために、好適には、電極の形状は断面
がＵ字型の形状をした、いわゆるシリンダ形状を有す
る。
増加させて、キャパシタにおけるキャパシタンスを増加
させるために、典型的には、第１の非晶質半導体膜、第
２の非晶質半導体膜および第３の非晶質半導体膜のうち
の露出した面に、選択的に半球状グレインを形成する工
程を有し、半球状グレインを有する第１の非晶質半導体
膜、第２の非晶質半導体膜および第３の非晶質半導体膜
からなる膜からキャパシタの電極を構成する。また、こ
の第１の発明において、素子の微細化に対応しつつ、電
極面積を確保するために、好適には、電極の形状は断面
がＵ字型の形状をした、いわゆるシリンダ形状を有す
る。
【００１５】この第１の発明において、第１の非晶質半
導体膜と第２の非晶質半導体膜との界面、および第２の
非晶質半導体膜と第３の非晶質半導体膜との界面を清浄
に保つために、好適には、第１の非晶質半導体膜、第２
の非晶質半導体膜、および第３の非晶質半導体膜を、同
一の製造装置において連続的に形成する。
導体膜と第２の非晶質半導体膜との界面、および第２の
非晶質半導体膜と第３の非晶質半導体膜との界面を清浄
に保つために、好適には、第１の非晶質半導体膜、第２
の非晶質半導体膜、および第３の非晶質半導体膜を、同
一の製造装置において連続的に形成する。
【００１６】この第１の発明において、典型的には、半
導体装置はダイナミックＲＡＭ（ＤＲＡＭ）などの半導
体メモリであるが、その他のキャパシタを有する半導体
装置に適用することも可能である。
導体装置はダイナミックＲＡＭ（ＤＲＡＭ）などの半導
体メモリであるが、その他のキャパシタを有する半導体
装置に適用することも可能である。
【００１７】この発明の第２の発明は、キャパシタを有
する半導体装置において、基板上にノンドープの第１の
非晶質半導体膜が形成され、第１の非晶質半導体膜上に
不純物を含む第２の非晶質半導体膜が形成され、第２の
非晶質半導体膜上にノンドープの第３の非晶質半導体膜
が形成され、第１の非晶質半導体膜、第２の非晶質半導
体膜および第３の非晶質半導体膜の露出面に半球状グレ
インが形成されて、キャパシタの電極が構成されている
ことを特徴とするものである。
する半導体装置において、基板上にノンドープの第１の
非晶質半導体膜が形成され、第１の非晶質半導体膜上に
不純物を含む第２の非晶質半導体膜が形成され、第２の
非晶質半導体膜上にノンドープの第３の非晶質半導体膜
が形成され、第１の非晶質半導体膜、第２の非晶質半導
体膜および第３の非晶質半導体膜の露出面に半球状グレ
インが形成されて、キャパシタの電極が構成されている
ことを特徴とするものである。
【００１８】この第２の発明において、微細化に対応す
るために、典型的には、キャパシタの電極は、断面がＵ
字型をしたいわゆるシリンダ形状を有する。
るために、典型的には、キャパシタの電極は、断面がＵ
字型をしたいわゆるシリンダ形状を有する。
【００１９】この発明において、好適には、第２の非晶
質半導体膜の膜厚を、第１の非晶質半導体膜、第２の非
晶質半導体膜および第３の非晶質半導体膜からなる膜の
膜厚の５０％以上９５％以下とする。
質半導体膜の膜厚を、第１の非晶質半導体膜、第２の非
晶質半導体膜および第３の非晶質半導体膜からなる膜の
膜厚の５０％以上９５％以下とする。
【００２０】上述のように構成されたこの発明によれ
ば、キャパシタを有する半導体装置において、ノンドー
プの第１の非晶質半導体膜上に不純物を含む第２の非晶
質半導体膜を形成する工程と、この第２の非晶質半導体
膜上にノンドープの第３の非晶質半導体膜を形成する工
程とを有していることにより、露出面のほとんどをノン
ドープの非晶質半導体膜の表面にすることができる。
ば、キャパシタを有する半導体装置において、ノンドー
プの第１の非晶質半導体膜上に不純物を含む第２の非晶
質半導体膜を形成する工程と、この第２の非晶質半導体
膜上にノンドープの第３の非晶質半導体膜を形成する工
程とを有していることにより、露出面のほとんどをノン
ドープの非晶質半導体膜の表面にすることができる。
【００２１】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
【００２２】まず、この発明の第１の実施形態による半
導体装置に形成されるキャパシタの製造方法について説
明する。図１〜図３は、この第１の実施形態によるキャ
パシタの製造方法を示す。
導体装置に形成されるキャパシタの製造方法について説
明する。図１〜図３は、この第１の実施形態によるキャ
パシタの製造方法を示す。
【００２３】図１Ａに示すように、この第１の実施形態
によるキャパシタの製造方法においては、まず、例えば
Ｓｉ基板などの半導体基板１上に、例えばＬＯＣＯＳ法
によりフィールド酸化膜２を形成する。これによって素
子間分離を行い、半導体基板１の全面を活性領域とフィ
ールド領域とに区分する。なお、素子分離技術として
は、トレンチ素子分離技術を用いることも可能である。
によるキャパシタの製造方法においては、まず、例えば
Ｓｉ基板などの半導体基板１上に、例えばＬＯＣＯＳ法
によりフィールド酸化膜２を形成する。これによって素
子間分離を行い、半導体基板１の全面を活性領域とフィ
ールド領域とに区分する。なお、素子分離技術として
は、トレンチ素子分離技術を用いることも可能である。
【００２４】次に、ｎ型不純物を半導体基板１の所定の
領域に導入することにより、ｎ型ウェル領域（図示せ
ず）を形成した後、ｐ型不純物を所定の領域に導入する
ことによりｐ型ウェル領域（図示せず）を形成する。そ
の後、ｐ型ウェル領域の上部に、後述するキャパシタの
下部電極にコンタクトプラグを介してコンタクトする拡
散層（図示せず）を形成する。
領域に導入することにより、ｎ型ウェル領域（図示せ
ず）を形成した後、ｐ型不純物を所定の領域に導入する
ことによりｐ型ウェル領域（図示せず）を形成する。そ
の後、ｐ型ウェル領域の上部に、後述するキャパシタの
下部電極にコンタクトプラグを介してコンタクトする拡
散層（図示せず）を形成する。
【００２５】次に、半導体基板１上の全面に例えば化学
気相成長（ＣＶＤ）法により、例えばＳｉＯ2 膜からな
る層間絶縁膜３を形成する。
気相成長（ＣＶＤ）法により、例えばＳｉＯ2 膜からな
る層間絶縁膜３を形成する。
【００２６】次に、例えば反応性イオンエッチング（Ｒ
ＩＥ）法などの異方性のドライエッチング法により、層
間絶縁膜３の所定部分を活性領域の表面が露出するま
で、選択的にエッチングすることにより、コンタクトホ
ール４を形成する。
ＩＥ）法などの異方性のドライエッチング法により、層
間絶縁膜３の所定部分を活性領域の表面が露出するま
で、選択的にエッチングすることにより、コンタクトホ
ール４を形成する。
【００２７】次に、コンタクトホール４の内部に、例え
ば多結晶Ｓｉなどの導電材料を埋め込むことにより、例
えば多結晶Ｓｉからなるコンタクトプラグ５を形成す
る。このコンタクトプラグ５は半導体基板１のｐ型ウェ
ル領域の上部に形成された拡散層に、電気的に接続され
る。
ば多結晶Ｓｉなどの導電材料を埋め込むことにより、例
えば多結晶Ｓｉからなるコンタクトプラグ５を形成す
る。このコンタクトプラグ５は半導体基板１のｐ型ウェ
ル領域の上部に形成された拡散層に、電気的に接続され
る。
【００２８】次に、層間絶縁膜３上の全面に、後述する
シリンダコア膜のエッチングストッパとなる、例えば窒
化シリコン（ＳｉＮ）膜からなるストッパ層６を形成す
る。ここで、このストッパ層６の膜厚は例えば１００ｎ
ｍである。
シリンダコア膜のエッチングストッパとなる、例えば窒
化シリコン（ＳｉＮ）膜からなるストッパ層６を形成す
る。ここで、このストッパ層６の膜厚は例えば１００ｎ
ｍである。
【００２９】次に、図１Ｂに示すように、例えば、テト
ラエトキシシラン（ＴＥＯＳ）ガスを用いた減圧ＣＶＤ
法により、例えばＳｉＯ2 膜からなるシリンダコア膜７
を形成する。ここで、このシリンダコア膜７の膜厚は、
例えば６００ｎｍである。
ラエトキシシラン（ＴＥＯＳ）ガスを用いた減圧ＣＶＤ
法により、例えばＳｉＯ2 膜からなるシリンダコア膜７
を形成する。ここで、このシリンダコア膜７の膜厚は、
例えば６００ｎｍである。
【００３０】次に、例えばリソグラフィ工程により、シ
リンダコア膜７上にキャパシタの下部電極を形成する部
分に開口を有するレジストパターン（図示せず）を形成
する。次に、このレジストパターンをマスクとして、例
えばＲＩＥ法により、シリンダコア膜７およびストッパ
層６を、コンタクトプラグ５の上面が露出するまで順次
エッチングすることにより除去する。これにより、電極
形成用の開口８が形成される。
リンダコア膜７上にキャパシタの下部電極を形成する部
分に開口を有するレジストパターン（図示せず）を形成
する。次に、このレジストパターンをマスクとして、例
えばＲＩＥ法により、シリンダコア膜７およびストッパ
層６を、コンタクトプラグ５の上面が露出するまで順次
エッチングすることにより除去する。これにより、電極
形成用の開口８が形成される。
【００３１】次に、図２Ａに示すように、半導体基板１
を例えば減圧ＣＶＤ装置の反応室内に搬入した後、この
減圧ＣＶＤ装置において、全面にノンドープの第１の非
晶質Ｓｉ膜９ａを形成する。この第１の非晶質Ｓｉ膜９
ａはシリンダコア膜７の形状に沿って形成される。次
に、この第１の非晶質Ｓｉ膜９ａの表面を覆うようにし
て、全面に例えばリン（Ｐ）などの不純物をドープしつ
つ第２の非晶質Ｓｉ膜９ｂを形成する。さらに、この第
２の非晶質Ｓｉ膜９ｂを覆うようにして全面にノンドー
プの第３の非晶質Ｓｉ膜９ｃを形成する。これにより、
不純物がドープされた第２の非晶質Ｓｉ膜９ｂが、ノン
ドープの第１の非晶質Ｓｉ膜９ａと第３の非晶質Ｓｉ膜
９ｃとに挟まれた構造を有する非晶質Ｓｉ膜９が形成さ
れる。この非晶質Ｓｉ膜９の形成においては、第１の非
晶質Ｓｉ膜９ａの形成から第３の非晶質Ｓｉ膜９ｃの形
成までを、同一の減圧ＣＶＤ装置において連続的に行う
ようにする。ここで、非晶質Ｓｉ膜９の形成におけるＣ
ＶＤ条件の一例を挙げると、形成温度を５３０℃、圧力
を１５０Ｐａ、ＳｉＨ4 ガスの流量を１０００ｓｃｃｍ
とし、第２の非晶質Ｓｉ膜９ｃの形成の際にドープする
不純物ガスとしては、例えばホスフィン（ＰＨ3 ）ガス
を用い、その流量を例えば３５ｓｃｃｍとする。
を例えば減圧ＣＶＤ装置の反応室内に搬入した後、この
減圧ＣＶＤ装置において、全面にノンドープの第１の非
晶質Ｓｉ膜９ａを形成する。この第１の非晶質Ｓｉ膜９
ａはシリンダコア膜７の形状に沿って形成される。次
に、この第１の非晶質Ｓｉ膜９ａの表面を覆うようにし
て、全面に例えばリン（Ｐ）などの不純物をドープしつ
つ第２の非晶質Ｓｉ膜９ｂを形成する。さらに、この第
２の非晶質Ｓｉ膜９ｂを覆うようにして全面にノンドー
プの第３の非晶質Ｓｉ膜９ｃを形成する。これにより、
不純物がドープされた第２の非晶質Ｓｉ膜９ｂが、ノン
ドープの第１の非晶質Ｓｉ膜９ａと第３の非晶質Ｓｉ膜
９ｃとに挟まれた構造を有する非晶質Ｓｉ膜９が形成さ
れる。この非晶質Ｓｉ膜９の形成においては、第１の非
晶質Ｓｉ膜９ａの形成から第３の非晶質Ｓｉ膜９ｃの形
成までを、同一の減圧ＣＶＤ装置において連続的に行う
ようにする。ここで、非晶質Ｓｉ膜９の形成におけるＣ
ＶＤ条件の一例を挙げると、形成温度を５３０℃、圧力
を１５０Ｐａ、ＳｉＨ4 ガスの流量を１０００ｓｃｃｍ
とし、第２の非晶質Ｓｉ膜９ｃの形成の際にドープする
不純物ガスとしては、例えばホスフィン（ＰＨ3 ）ガス
を用い、その流量を例えば３５ｓｃｃｍとする。
【００３２】また、第２の非晶質Ｓｉ膜９ｂの不純物濃
度は所望の濃度になるように最適化され、好適には、こ
の第２の非晶質Ｓｉ膜９ｂの不純物濃度は１．０×１０
20〜１．０×１０21ｃｍ-3に選ばれる。また、第２の非
晶質Ｓｉ膜９ｂの膜厚は、非晶質Ｓｉ膜９の膜厚の５０
％以上９５％以下とする。ここで、この第１の実施形態
における膜厚の一例を挙げると、非晶質Ｓｉ膜９の膜厚
を１００ｎｍとし、このうち、第１の非晶質Ｓｉ膜９ａ
の膜厚を１０ｎｍ、第２の非晶質Ｓｉ膜の膜厚を８０ｎ
ｍ、第３の非晶質Ｓｉ膜９ｃの膜厚を１０ｎｍとする。
度は所望の濃度になるように最適化され、好適には、こ
の第２の非晶質Ｓｉ膜９ｂの不純物濃度は１．０×１０
20〜１．０×１０21ｃｍ-3に選ばれる。また、第２の非
晶質Ｓｉ膜９ｂの膜厚は、非晶質Ｓｉ膜９の膜厚の５０
％以上９５％以下とする。ここで、この第１の実施形態
における膜厚の一例を挙げると、非晶質Ｓｉ膜９の膜厚
を１００ｎｍとし、このうち、第１の非晶質Ｓｉ膜９ａ
の膜厚を１０ｎｍ、第２の非晶質Ｓｉ膜の膜厚を８０ｎ
ｍ、第３の非晶質Ｓｉ膜９ｃの膜厚を１０ｎｍとする。
【００３３】次に、図２Ｂに示すように、例えば化学機
械研磨（ＣＭＰ）法により、開口８の内部以外の部分に
おける、シリンダコア膜７上の第３の非晶質Ｓｉ膜９
ｃ、第２の非晶質Ｓｉ膜９ｂおよび第１の非晶質Ｓｉ膜
９ａを、シリンダコア膜７が露出するまで順次研磨する
ことにより除去する。これによって、電極形成用の開口
８の内部に非晶質Ｓｉ膜９が、断面がＵ字型をしたシリ
ンダ形状に残される。
械研磨（ＣＭＰ）法により、開口８の内部以外の部分に
おける、シリンダコア膜７上の第３の非晶質Ｓｉ膜９
ｃ、第２の非晶質Ｓｉ膜９ｂおよび第１の非晶質Ｓｉ膜
９ａを、シリンダコア膜７が露出するまで順次研磨する
ことにより除去する。これによって、電極形成用の開口
８の内部に非晶質Ｓｉ膜９が、断面がＵ字型をしたシリ
ンダ形状に残される。
【００３４】次に、図３Ａに示すように、例えばフッ化
水素溶液（希フッ酸、ＤＨＦ）を用いたウェットエッチ
ング法により、ストッパ膜６をエッチングストッパとし
てシリンダコア膜７を除去する。ここで、このシリンダ
コア膜７のエッチング条件の一例を挙げると、ＤＨＦの
濃度を５％（２０：１ＤＨＦ）とし、エッチング時間を
７００秒とする。このようにシリンダコア膜７が選択的
にエッチング除去されることにより、半導体基板１上に
非晶質Ｓｉ膜９からなるシリンダ形状のキャパシタ用電
極が残される。そして、このキャパシタ用電極は、その
側壁の両側に、ノンドープの第１の非晶質Ｓｉ膜９ａと
第３の非晶質Ｓｉ膜９ｃとが露出した状態となる。
水素溶液（希フッ酸、ＤＨＦ）を用いたウェットエッチ
ング法により、ストッパ膜６をエッチングストッパとし
てシリンダコア膜７を除去する。ここで、このシリンダ
コア膜７のエッチング条件の一例を挙げると、ＤＨＦの
濃度を５％（２０：１ＤＨＦ）とし、エッチング時間を
７００秒とする。このようにシリンダコア膜７が選択的
にエッチング除去されることにより、半導体基板１上に
非晶質Ｓｉ膜９からなるシリンダ形状のキャパシタ用電
極が残される。そして、このキャパシタ用電極は、その
側壁の両側に、ノンドープの第１の非晶質Ｓｉ膜９ａと
第３の非晶質Ｓｉ膜９ｃとが露出した状態となる。
【００３５】次に、図３Ｂに示すように、半導体基板１
を反応チャンバ（図示せず）内に搬入した後、この反応
チャンバ内に例えばＳｉＨ4 ガスを供給する。これによ
り、キャパシタ用電極を構成する非晶質Ｓｉ膜９の露出
面にＳｉグレインの核（図示せず）が形成される。
を反応チャンバ（図示せず）内に搬入した後、この反応
チャンバ内に例えばＳｉＨ4 ガスを供給する。これによ
り、キャパシタ用電極を構成する非晶質Ｓｉ膜９の露出
面にＳｉグレインの核（図示せず）が形成される。
【００３６】次に、反応チャンバ内へのＳｉＨ4 ガスの
供給を停止した後、超高真空中または不活性ガス雰囲気
中において、半導体基板１を加熱する。これにより、非
晶質Ｓｉ膜９の露出面におけるＳｉグレインの核を中心
として、半球状のＳｉグレイン（ＨＳＧ−Ｓｉ）１０が
形成される。このとき、上述したように、ＨＳＧ−Ｓｉ
１０が形成される非晶質Ｓｉ膜９のほとんどの露出面
は、ノンドープの第１の非晶質Ｓｉ膜９ａおよび第３の
非晶質Ｓｉ膜９ｃの表面で占められているため、グレイ
ンサイズの大きいＨＳＧ−Ｓｉ１０が形成されるととも
に、ボールドディフェクトの発生が抑制される。そし
て、キャパシタ用電極の表面積は、ＨＳＧ−Ｓｉ１０の
形成前後において約２．５〜２．６倍に増加する。
供給を停止した後、超高真空中または不活性ガス雰囲気
中において、半導体基板１を加熱する。これにより、非
晶質Ｓｉ膜９の露出面におけるＳｉグレインの核を中心
として、半球状のＳｉグレイン（ＨＳＧ−Ｓｉ）１０が
形成される。このとき、上述したように、ＨＳＧ−Ｓｉ
１０が形成される非晶質Ｓｉ膜９のほとんどの露出面
は、ノンドープの第１の非晶質Ｓｉ膜９ａおよび第３の
非晶質Ｓｉ膜９ｃの表面で占められているため、グレイ
ンサイズの大きいＨＳＧ−Ｓｉ１０が形成されるととも
に、ボールドディフェクトの発生が抑制される。そし
て、キャパシタ用電極の表面積は、ＨＳＧ−Ｓｉ１０の
形成前後において約２．５〜２．６倍に増加する。
【００３７】その後、従来公知の方法により、例えば窒
化膜と酸化膜との積層膜からなるキャパシタ用絶縁膜、
上部電極、層間絶縁膜、コンタクトプラグ、および配線
などを順次形成する。これによって、所望のキャパシタ
を有する半導体装置が製造される。
化膜と酸化膜との積層膜からなるキャパシタ用絶縁膜、
上部電極、層間絶縁膜、コンタクトプラグ、および配線
などを順次形成する。これによって、所望のキャパシタ
を有する半導体装置が製造される。
【００３８】以上説明したように、この第１の実施形態
によれば、電極形成用の開口８の内部に、ノンドープの
第１の非晶質Ｓｉ膜９ａ、Ｐなどの不純物がドープされ
た第２の非晶質Ｓｉ膜９ｂおよびノンドープの第３の非
晶質Ｓｉ膜９ｃを順次形成して、シリンダ形状の非晶質
Ｓｉ膜９からなるキャパシタ用電極を形成した後、この
非晶質Ｓｉ膜９の露出面にＨＳＧ−Ｓｉ１０を形成する
ようにしていることにより、ＨＳＧ−Ｓｉ１０が形成さ
れる露出面を、ノンドープの非晶質Ｓｉ膜９ａ、９ｃの
表面とすることができるので、グレインサイズの大きな
ＨＳＧ−Ｓｉ１０を形成することができるとともに、非
晶質Ｓｉ膜９の一部が結晶化してしまうボールドディフ
ェクトの発生を抑制することができる。また、第２の非
晶質Ｓｉ膜９ｂに不純物をドーピングしていることによ
り、非晶質Ｓｉ膜９における不純物濃度を調整すること
ができ、この不純物濃度を高くすることによって、キャ
パシタのキャパシタンスの最大値Ｃmin と最小値Ｃmax
との比Ｃ´の低下を防止することができる。したがっ
て、α線によるソフトエラーや雑音を防止することがで
き、キャパシタを有する半導体装置の信頼性を大幅に向
上させることができる。
によれば、電極形成用の開口８の内部に、ノンドープの
第１の非晶質Ｓｉ膜９ａ、Ｐなどの不純物がドープされ
た第２の非晶質Ｓｉ膜９ｂおよびノンドープの第３の非
晶質Ｓｉ膜９ｃを順次形成して、シリンダ形状の非晶質
Ｓｉ膜９からなるキャパシタ用電極を形成した後、この
非晶質Ｓｉ膜９の露出面にＨＳＧ−Ｓｉ１０を形成する
ようにしていることにより、ＨＳＧ−Ｓｉ１０が形成さ
れる露出面を、ノンドープの非晶質Ｓｉ膜９ａ、９ｃの
表面とすることができるので、グレインサイズの大きな
ＨＳＧ−Ｓｉ１０を形成することができるとともに、非
晶質Ｓｉ膜９の一部が結晶化してしまうボールドディフ
ェクトの発生を抑制することができる。また、第２の非
晶質Ｓｉ膜９ｂに不純物をドーピングしていることによ
り、非晶質Ｓｉ膜９における不純物濃度を調整すること
ができ、この不純物濃度を高くすることによって、キャ
パシタのキャパシタンスの最大値Ｃmin と最小値Ｃmax
との比Ｃ´の低下を防止することができる。したがっ
て、α線によるソフトエラーや雑音を防止することがで
き、キャパシタを有する半導体装置の信頼性を大幅に向
上させることができる。
【００３９】次に、この発明の第２の実施形態による半
導体装置に形成されたキャパシタの製造方法について説
明する。
導体装置に形成されたキャパシタの製造方法について説
明する。
【００４０】この第２の実施形態によるキャパシタの製
造方法においては、第１の実施形態と異なり、例えばジ
シラン（Ｓｉ2 Ｈ6 ）ガスを用いた減圧ＣＶＤ法によ
り、シリンダコア膜７上に第１の非晶質Ｓｉ膜９ａ、第
２の非晶質Ｓｉ膜９ｂおよび第３の非晶質Ｓｉ膜９ｃを
順次形成する。ここで、このＣＶＤ条件の一例を挙げる
と、形成温度を４８０℃、圧力を１５０℃、Ｓｉ2 Ｈ6
ガスの流量を１０００ｓｃｃｍとする。その他のことに
ついては第１の実施形態と同様であるので、説明を省略
する。
造方法においては、第１の実施形態と異なり、例えばジ
シラン（Ｓｉ2 Ｈ6 ）ガスを用いた減圧ＣＶＤ法によ
り、シリンダコア膜７上に第１の非晶質Ｓｉ膜９ａ、第
２の非晶質Ｓｉ膜９ｂおよび第３の非晶質Ｓｉ膜９ｃを
順次形成する。ここで、このＣＶＤ条件の一例を挙げる
と、形成温度を４８０℃、圧力を１５０℃、Ｓｉ2 Ｈ6
ガスの流量を１０００ｓｃｃｍとする。その他のことに
ついては第１の実施形態と同様であるので、説明を省略
する。
【００４１】この第２の実施形態によれば、非晶質Ｓｉ
膜９をＳｉ2 Ｈ6 ガスを用いて形成すること以外のこと
は、第１の実施形態におけると同様であるので、第１の
実施形態と同様の効果を得ることができる。
膜９をＳｉ2 Ｈ6 ガスを用いて形成すること以外のこと
は、第１の実施形態におけると同様であるので、第１の
実施形態と同様の効果を得ることができる。
【００４２】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００４３】例えば、上述の実施形態において挙げた数
値、材料はあくまでも例に過ぎず、必要に応じてこれと
異なる数値、材料を用いてもよい。
値、材料はあくまでも例に過ぎず、必要に応じてこれと
異なる数値、材料を用いてもよい。
【００４４】また、例えば上述の第１の実施形態におい
ては、シリンダコア膜７として、ＴＥＯＳガスを用いた
減圧ＣＶＤ法により形成されたＳｉＯ2 膜を用いている
が、シリンダコア膜７として、オゾン（Ｏ3 ）ガスとＴ
ＥＯＳガスとを用いて形成されたＳｉＯ2 膜、ノンドー
プシリケートガラス（ＮＳＧ）膜、ホウ素リンシリケー
トガラス（ＢＰＳＧ）膜、リンシリケートガラス（ＰＳ
Ｇ）膜などを用いることも可能である。
ては、シリンダコア膜７として、ＴＥＯＳガスを用いた
減圧ＣＶＤ法により形成されたＳｉＯ2 膜を用いている
が、シリンダコア膜７として、オゾン（Ｏ3 ）ガスとＴ
ＥＯＳガスとを用いて形成されたＳｉＯ2 膜、ノンドー
プシリケートガラス（ＮＳＧ）膜、ホウ素リンシリケー
トガラス（ＢＰＳＧ）膜、リンシリケートガラス（ＰＳ
Ｇ）膜などを用いることも可能である。
【００４５】また、例えば上述の第１の実施形態におい
ては、シリンダコア膜７上の非晶質Ｓｉ膜９を、ＣＭＰ
法により研磨して除去しているが、このＣＭＰ法を用い
た方法以外にも、例えば、非晶質Ｓｉ膜９上に、この非
晶質Ｓｉ膜９が結晶化しない温度で例えばＮＳＧ膜など
の酸化膜を形成した後、例えばＲＩＥ法によりシリンダ
コア膜７の表面が露出するまでエッチングを行うことに
より、シリンダコア膜７上の非晶質Ｓｉ膜９を除去する
方法を用いることも可能である。
ては、シリンダコア膜７上の非晶質Ｓｉ膜９を、ＣＭＰ
法により研磨して除去しているが、このＣＭＰ法を用い
た方法以外にも、例えば、非晶質Ｓｉ膜９上に、この非
晶質Ｓｉ膜９が結晶化しない温度で例えばＮＳＧ膜など
の酸化膜を形成した後、例えばＲＩＥ法によりシリンダ
コア膜７の表面が露出するまでエッチングを行うことに
より、シリンダコア膜７上の非晶質Ｓｉ膜９を除去する
方法を用いることも可能である。
【００４６】
【発明の効果】以上説明したように、この発明の第１の
発明による半導体装置の製造方法によれば、ノンドープ
の第１の非晶質半導体膜を形成し、不純物を含む第２の
非晶質半導体膜を形成し、さらにノンドープの第３の非
晶質半導体膜を形成するようにしていることにより、キ
ャパシタを有する半導体装置において、キャパシタンス
の最小値Ｃmin と最大値Ｃmax との比Ｃ´を低下させる
ことなく、半球状のグレインを形成する際にボールドデ
ィフェクトが発生するのを抑制することができ、欠陥が
なく電気的に信頼性の高いキャパシタを有する半導体装
置を製造することができる。
発明による半導体装置の製造方法によれば、ノンドープ
の第１の非晶質半導体膜を形成し、不純物を含む第２の
非晶質半導体膜を形成し、さらにノンドープの第３の非
晶質半導体膜を形成するようにしていることにより、キ
ャパシタを有する半導体装置において、キャパシタンス
の最小値Ｃmin と最大値Ｃmax との比Ｃ´を低下させる
ことなく、半球状のグレインを形成する際にボールドデ
ィフェクトが発生するのを抑制することができ、欠陥が
なく電気的に信頼性の高いキャパシタを有する半導体装
置を製造することができる。
【００４７】また、この発明の第２の発明による半導体
装置によれば、ノンドープの第１の非晶質半導体膜、不
純物を含む第２の非晶質半導体膜およびノンドープの第
３の非晶質半導体膜の露出面に半球状グレインが形成さ
れて、キャパシタの電極が構成されていることにより、
キャパシタンスの最小値Ｃmin と最大値Ｃmax との比Ｃ
´を低下させることなく、欠陥がなく電気的に信頼性の
高いキャパシタを有する半導体装置を得ることができ
る。
装置によれば、ノンドープの第１の非晶質半導体膜、不
純物を含む第２の非晶質半導体膜およびノンドープの第
３の非晶質半導体膜の露出面に半球状グレインが形成さ
れて、キャパシタの電極が構成されていることにより、
キャパシタンスの最小値Ｃmin と最大値Ｃmax との比Ｃ
´を低下させることなく、欠陥がなく電気的に信頼性の
高いキャパシタを有する半導体装置を得ることができ
る。
【図１】この発明の第１の実施形態によるキャパシタを
有する半導体装置の製造方法を説明するための断面図で
ある。
有する半導体装置の製造方法を説明するための断面図で
ある。
【図２】この発明の第１の実施形態によるキャパシタを
有する半導体装置の製造方法を説明するための断面図で
ある。
有する半導体装置の製造方法を説明するための断面図で
ある。
【図３】この発明の第１の実施形態によるキャパシタを
有する半導体装置の製造方法を説明するための断面図で
ある。
有する半導体装置の製造方法を説明するための断面図で
ある。
【図４】不純物のドーピング濃度が高い非晶質Ｓｉ膜に
形成されたＨＳＧの表面を示す、ＳＥＭを用いて撮影さ
れた図面代用写真である。
形成されたＨＳＧの表面を示す、ＳＥＭを用いて撮影さ
れた図面代用写真である。
【図５】不純物のドーピング濃度が低い非晶質Ｓｉ膜に
形成されたＨＳＧの表面を示す、ＳＥＭを用いて撮影さ
れた図面代用写真である。
形成されたＨＳＧの表面を示す、ＳＥＭを用いて撮影さ
れた図面代用写真である。
１・・・半導体基板、７・・・シリンダコア膜、８・・
・開口、９・・・非晶質Ｓｉ膜、９ａ・・・第１の非晶
質Ｓｉ膜、９ｂ・・・第２の非晶質Ｓｉ膜、９ｃ・・・
第３の非晶質Ｓｉ膜、１０・・・ＨＳＧ−Ｓｉ
・開口、９・・・非晶質Ｓｉ膜、９ａ・・・第１の非晶
質Ｓｉ膜、９ｂ・・・第２の非晶質Ｓｉ膜、９ｃ・・・
第３の非晶質Ｓｉ膜、１０・・・ＨＳＧ−Ｓｉ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AC09 DF05 EZ20 5F045 AA06 AB03 AB04 AB32 AB33 AC01 AC07 AD08 AD09 AE21 AF03 CB05 DA52 DA62 GH10 HA13 HA14 HA16 HA22 5F083 AD24 AD62 GA27 GA30 JA32 JA33 JA47 JA56 MA06 MA18 PR03 PR05 PR06 PR21 PR39 PR40
Claims (8)
- 【請求項１】 キャパシタを有する半導体装置の製造方
法において、 基板上にノンドープの第１の非晶質半導体膜を形成する
工程と、 上記第１の非晶質半導体膜上に、不純物を含む第２の非
晶質半導体膜を形成する工程と、 上記第２の非晶質半導体膜上に、ノンドープの第３の非
晶質半導体膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 上記第１の非晶質半導体膜、上記第２の
非晶質半導体膜および上記第３の非晶質半導体膜のうち
の露出した面に、選択的に半球状グレインを形成する工
程を有し、上記半球状グレインが形成された上記第１の
非晶質半導体膜、上記第２の非晶質半導体膜および上記
第３の非晶質半導体膜から上記キャパシタの電極を構成
するようにしたことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 上記電極が、断面がＵ字型の形状を有す
ることを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 上記第２の非晶質半導体膜の膜厚が、上
記第１の非晶質半導体膜、上記第２の非晶質半導体膜お
よび上記第３の非晶質半導体膜からなる膜の膜厚の５０
％以上９５％以下であることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項５】 上記第１の非晶質半導体膜、上記第２の
非晶質半導体膜、および上記第３の非晶質半導体膜を、
同一の製造装置において連続的に形成するようにしたこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 キャパシタを有する半導体装置におい
て、 基板上にノンドープの第１の非晶質半導体膜が形成さ
れ、 上記第１の非晶質半導体膜上に不純物を含む第２の非晶
質半導体膜が形成され、 上記第２の非晶質半導体膜上にノンドープの第３の非晶
質半導体膜が形成され、 上記第１の非晶質半導体膜、上記第２の非晶質半導体膜
および上記第３の非晶質半導体膜の露出面に半球状グレ
インが形成されて、上記キャパシタの電極が構成されて
いることを特徴とする半導体装置。 - 【請求項７】 上記電極が、断面がＵ字型の形状を有す
ることを特徴とする請求項６記載の半導体装置。 - 【請求項８】 上記第２の非晶質半導体膜の膜厚が、上
記第１の非晶質半導体膜、上記第２の非晶質半導体膜お
よび上記第３の非晶質半導体膜からなる膜の膜厚の５０
％以上９５％以下であることを特徴とする請求項６記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171167A JP2001007301A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171167A JP2001007301A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007301A true JP2001007301A (ja) | 2001-01-12 |
Family
ID=15918249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11171167A Abandoned JP2001007301A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001007301A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790556B2 (en) | 2001-02-12 | 2010-09-07 | Asm America, Inc. | Integration of high k gate dielectric |
| US7893433B2 (en) | 2001-02-12 | 2011-02-22 | Asm America, Inc. | Thin films and methods of making them |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| KR20180027378A (ko) * | 2016-09-06 | 2018-03-14 | 레긱 이덴트시스템스 아게 | 보안 데이터 패키지를 통신 디바이스로 송신하는 방법 및 디바이스들 |
-
1999
- 1999-06-17 JP JP11171167A patent/JP2001007301A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790556B2 (en) | 2001-02-12 | 2010-09-07 | Asm America, Inc. | Integration of high k gate dielectric |
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| US8067297B2 (en) | 2001-02-12 | 2011-11-29 | Asm America, Inc. | Process for deposition of semiconductor films |
| US8360001B2 (en) | 2001-02-12 | 2013-01-29 | Asm America, Inc. | Process for deposition of semiconductor films |
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| KR20180027378A (ko) * | 2016-09-06 | 2018-03-14 | 레긱 이덴트시스템스 아게 | 보안 데이터 패키지를 통신 디바이스로 송신하는 방법 및 디바이스들 |
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