KR100548553B1 - 캐패시터 형성 방법 - Google Patents

캐패시터 형성 방법 Download PDF

Info

Publication number
KR100548553B1
KR100548553B1 KR1020020084390A KR20020084390A KR100548553B1 KR 100548553 B1 KR100548553 B1 KR 100548553B1 KR 1020020084390 A KR1020020084390 A KR 1020020084390A KR 20020084390 A KR20020084390 A KR 20020084390A KR 100548553 B1 KR100548553 B1 KR 100548553B1
Authority
KR
South Korea
Prior art keywords
film
forming
charge storage
storage electrode
silicon
Prior art date
Application number
KR1020020084390A
Other languages
English (en)
Other versions
KR20040057623A (ko
Inventor
이기정
김해원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020084390A priority Critical patent/KR100548553B1/ko
Priority to US10/634,550 priority patent/US6784068B2/en
Publication of KR20040057623A publication Critical patent/KR20040057623A/ko
Application granted granted Critical
Publication of KR100548553B1 publication Critical patent/KR100548553B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 캐패시터의 정전 용량을 증대시킬 수 있는 캐패시터 형성 방법에 관해 개시한 것으로서, 도전 플러그를 포함한 반도체기판을 제공하는 단계와, 기판 전면에 실리콘 질화막, 습식 식각 속도비가 다른 이중의 캡옥사이드막을 형성하는 단계와, 실리콘 질화막을 에치스토퍼로 하고 이중의 캡옥사이드막에 선택적으로 건식 및 습식 식각 공정을 차례로 진행하여 도전 플러그를 노출시키는 전하 저장 전극용 콘택홀을 형성하는 단계와, 결과물 전면에 전하 저장 전극용 실리콘막 및 충전막을 차례로 형성하는 단계와, 이중의 캡옥사이드막 표면이 노출되는 시점까지 충전막 및 전하 저장 전극용 실리콘막을 식각하여 원통형 실린더 구조의 전하 저장 전극을 형성하는 단계와, 잔류된 충전막 및 이중의 캡옥사이드막을 차례로 제거하는 단계와, 전하 저장 전극을 덮는 Ta2O5 유전체막 및 상부 전극용 TiN 막을 차례로 형성하는 단계를 포함한다.

Description

캐패시터 형성 방법{method for fabricating capacitor}
도1a 내지 도1d는 종래 기술에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
도2a 내지 도2f는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 캐패시터의 정전 용량을 증대시킬 수 있는 캐패시터 형성 방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적, 전극간의 거리 및 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고, 그 결과, 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다.
도1a 내지 도1d는 종래 기술에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 캐패시터 형성 방법은, 도1a에 도시된 바와 같이, 먼저 반도체기판(1) 상에 비트라인(3)을 형성하고, 상기 비트라인(3) 측면에 절연 스페이서(4)를 형성한다. 이때, 상기 반도체기판(1)에는, 도면에 도시되지 않았지만, 게이트 전극 및 소오스/드레인의 불순물영역을 포함한 트랜지스터가 제조되어 있으며, 상기 트랜지스터 제조에서 비트라인이 형성되기 이전의 공정은 생략하기로 한다.
이어, 상기 구조 전면에 층간 절연막(5), 실리콘 질화막(6) 및 완충막(7)을 차례로 형성한다. 이때, 상기 실리콘 질화막(6)은 후속의 콘택홀 형성을 위한 식각 공정에서 에치스토퍼(etch stopper)역할을 한다. 또한, 상기 완충막(7)으로는 PE-TEOS(Plasma enhanced-Tetraethylorthosilicate) 등의 산화막을 이용하며, 500∼1500Å 두께로 형성한다.
그런 다음, 상기 완충막(7) 상에 콘택영역(미도시)을 노출시키는 감광막 패턴(20)을 형성한다.
그 다음, 상기 감광막 패턴을 마스크로 하고 상기 완충막, 실리콘 질화막 및 층간 절연막을 식각하여, 도1b에 도시된 바와 같이, 콘택홀(h1)을 형성한다. 그 다음, 감광막 패턴을 제거한다.
이어, 상기 콘택홀(h1)을 포함한 결과물 전면에 제1 다결정 실리콘막(미도시)을 형성하고 나서, 상기 제1 다결정 실리콘막을 에치백(etch back) 또는 씨엠피(CMP:Chemical Mechnical Polishing)하여 상기 콘택홀(h1)을 매립시키는 도전 플러그(8)를 형성한다.
이어서, 도1c에 도시된 바와 같이, 상기 도전 플러그(8)를 포함한 기판 전면에 캡옥사이드막(예컨데 PE-PEOS 또는 PSG막)(9)을 형성하고 나서, 상기 옥사이드막(9) 위에 하드 마스크용 제2 다결정 실리콘막(10)을 형성한다. 그런 다음, 상기 제2 다결정 실리콘막 위에 캐패시터 영역을 한정하는 감광막 패턴(도시되지 않음)을 형성하고 나서, 상기 감광막 패턴을 식각 장벽으로 하여 상기 도전 플러그(8)가 노출되는 시점까지 제2 다결정 실리콘막 및 캡옥사이드막을 식각하여 전하 저장 전극용 콘택홀(h2)을 형성한다. 그 다음, 상기 결과물 전면상에 전하 저장 전극용 제3 다결정 실리콘막(11)을 형성한다.
그런 다음, 도1d에 도시된 바와 같이, 상기 제3 다결정 실리콘막을 에치백 또는 씨엠피하여 상기 전하 저장 전극용 콘택홀(h2)의 내벽 및 외벽을 모두 덮는 원통형 실린더 구조의 전하 저장 전극(11a)을 형성한다. 이어, 상기 하드 마스크용 제2 다결정 실리콘막 및 옥사이드막을 제거한다. 그 다음, 상기 전하 저장 전극(11a) 상에 Ta2O5 유전막(12) 및 TiN 상부전극(13)을 차례로 형성한다. 이어, 메모리 셀지역의 콘택 저항과 주변지역의 콘택저항을 낮추기 위해 캐패시터 TiN 상부 전극(13)을 포함한 결과물에 800∼900 ℃의 온도에서 열처리(14)를 실시한다.
0.13㎛ 이하의 미세 배선 공정이 채용되는 반도체 캐패시터 형성 공정에서는 전하 저장 전극의 유효면적을 증대시키기 위해 적어도15000Å 이상의 캐패시터 높이가 요구된다.
그러나, 종래의 기술에서는, 콘택홀 형성 시, 층간 절연막과 에치스토퍼용 실리콘 질화막 위에 완충막으로서 산화막을 연속해서 증착한 후, 상기 막들을 식각함으로써, 실리콘 질화막 위로 도전 플러그가 500∼1500Å 두께로 솟아 있기 때문에 상기 두께만큼 전하 저장 전극의 면적이 감소되며, 인접한 도전 플러그 간에 브릿지 (bridge) 발생 빈도가 커져서 전기적 불량을 유발한다.
또한, 종래의 기술에서는 전하 저장 전극 형성용 마스크 공정을 완료한 후, 메모리 셀 안쪽 바닥 CD(Critical Dimension)가 원하는 크기만큼 충분히 확보가 되지 않음으로써, 전하 저장 전극용 제3 다결정 실리콘막을 형성한 후, Ta2O5 유전막과 TiN 상부 전극 형성 시에 스텝 커버리지(step coverage) 불량이 야기되어 캐패시터의 누설 전류가 증가한다.
한편, 종래의 기술에서는 캐패시터의 TiN 상부 전극을 형성한 그 다음에, 800∼900 ℃의 온도에서 고온의 열처리를 실시함으로써, 상기 열처리 과정에서 TiN 상부 전극과 Ta2O5 유전막과의 계면에서는 산화 반응이 일어나고, Ta2O5 유전막 내에서는 산소 공공이 생겨나게 되어 결과적으로 Ta2O5 유전막이 열화되어 유전성이 저하되며, 상부 전극용 TiN 막 내에는 Cl-이온이 잔존하기 때문에 캐패시터의 누설 전류 특성이 열화되는 문제점도 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 도전 플러그가 상기 에치스토퍼인 실리콘 질화막 위로 솟지 않도록 함으로써, 전하 저장 전극의 면적을 증가시켜 캐패시터의 정전 용량을 증대시킬 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 전하 저장 전극용 콘택홀 형성 시, 메모리 셀 안쪽 바닥 CD를 원하는 크기만큼 충분히 확보함으로써, Ta2O5 유전막과 TiN 상부 전극의 스텝 커버리지를 개선시킬 수 있는 캐패시터 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 저온의 열처리를 실시함으로써, Ta2O5 유전막의 유전성 저하를 방지하면서, 상부 전극용 TiN 막 내 Cl 이온의 잔존율을 감소시켜 캐패시터의 누설 전류를 방지할 수 있는 캐패시터 형성 방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 캐패시터 형성 방법은 도전 플러그를 포함한 반도체기판을 제공하는 단계와, 기판 전면에 실리콘 질화막, 습식 식각 속도비가 다른 이중의 캡옥사이드막을 형성하는 단계와, 실리콘 질화막을 에치스토퍼로 하고 이중의 캡옥사이드막에 선택적으로 건식 및 습식 식각 공정을 차례로 진행하여 도전 플러그를 노출시키는 전하 저장 전극용 콘택홀을 형성하는 단계와, 결과물 전면에 전하 저장 전극용 실리콘막 및 충전막을 차례로 형성하는 단계와, 이중의 캡옥사이드막 표면이 노출되는 시점까지 충전막 및 전하 저장 전극용 실리콘막을 식각하여 원통형 실린더 구조의 전하 저장 전극을 형성하는 단계와, 잔류된 충전막 및 이중의 캡옥사이드막을 차례로 제거하는 단계와, 전하 저장 전극을 덮는 Ta2O5 유전체막 및 상부 전극용 TiN 막을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
상기 실리콘 질화막은 LP-CVD 및 PECVD 중 어느 하나의 공정을 이용하여 200∼1000Å 두께로 형성하는 것이 바람직하다.
상기 이중의 옥사이드막은 PSG, BPSG 및 LP-TEOS 중 어느 하나인 제1 옥사이드막과 PE-TEOS인 제2 옥사이드막으로 이루어지며, 제1 옥사이드막은 상기 제2 옥사이드막보다 습식 식각 속도가 빠른 것이 바람직하다.
상기 이중의 캡옥사이드막 대 상기 실리콘 질화막의 식각선택비를 5∼20:1로 유지하는 것이 바람직하다.
상기 이중의 캡옥사이드막의 건식 식각 공정은 과도 식각 타겟을 10∼100% 로 진행하는 것이 바람직하다.
상기 이중의 캡옥사이드막의 습식 식각 공정은 습식액으로 H2O2와 초순수가 첨가된 HF액 및 H2O2와 초순수가 첨가된 HF/NH4F의 혼합액 중 어느 하나의 용액을 이용하는 것이 바람직하다.
상기 전하 저장 전극용 실리콘막 형성은, 전하 저장 전극용 콘택홀을 포함한 기판 전면에 최종 두께의 30∼70%의 불순물이 도핑된 다결정 실리콘막을 1차로 증착하는 단계와, 불순물이 도핑된 실리콘막 위에 나머지 두께의 비정질의 불순물이 도핑되지 않은 실리콘막을 2차로 증착하는 단계와, 결과물에 열처리를 실시하여 50∼300Å의 반경을 가진 HSG를 성장시키는 단계를 포함한다.
상기 전하 저장 전극용 실리콘막은 200∼600Å 두께로 형성하고, 상기 전하 저장 전극용 실리콘막의 식각 공정은 과도 식각 타겟을 5∼10%로 진행하는 것이 바람직하다.
상기 충전막은 감광막 및 USG 산화막 중 어느 하나를 이용하는 것이 바람직하다.
상기 전하 저장 전극용 실리콘막을 형성한 다음, 인(燐) 함유 가스 분위기(1∼5% PH3/N2 또는 PH3/He)에서 열도핑 처리를 실시하는 것이 바람직하다.
삭제
삭제
삭제
삭제
삭제
삭제
상기 열도핑 처리 공정은 600∼700 ℃의 온도 및 1∼100토르의 압력하에서, 퍼니스에서 30∼120분 동안 진행하는 것이 바람직하다.
상기 열도핑 처리를 진행하기 이전에, 상기 전하 저장 전극용 실리콘막을 포함판 기판에 700∼950℃의 온도에서 10∼100초 동안 RTP를 실시하는 것이 바람직하다. 상기 Ta2O5 유전막을 형성한 다음, Ta2O5 유전체막을 포함한 기판에 1차 열처리를 실시하여 상기 Ta2O5 유전막 내의 탄소 불순물과 산소 공공을 제거하는 단계와, 상기 구조 전면에 상부 전극용 TiN 막을 형성하고 인-시튜로 2차 열처리를 실시하여 상부 전극용 TiN 막 내의 Cl 이온을 제거하는 단계를 추가한다.
삭제
상기 Ta2O5 유전막을 형성하기 이전에, NH3 분위기 하에서 플라즈마 또는 퍼니스를 사용하여 400∼700℃의 온도에서 질화시키는 것이 바람직하다.
상기 1차 열처리 공정은 N2O 또는 O2 분위기에서 600∼800 ℃의 온도로 진행하는 것이 바람직하다.
상기 1차 열처리를 진행하기 이전 또는 그 다음에, O2(10∼200 sccm), N2(1∼10 slm )분위기 하에서 RTP를 실시하는 것이 바람직하다.
상기 하부 전극용 TiN 막은 CVD 방법으로 제 1TiN 막을 형성한 다음, 상기 제 1TiN 막 상에 스퍼터링 방법으로 제2 TiN 막을 형성하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 캐패시터 형성 방법은, 도2a에 도시된 바와 같이, 반도체 기판(100)에 소정 간격의 비트라인(102)을 형성하고 나서, 비트라인(102) 측면에 절연 스페이서(104)를 형성한다. 이때, 상기 반도체기판(100)에는, 도면에 도시되지 않았지만, 게이트 전극 및 소오스/드레인을 포함한 트랜지스터가 제조되어 있으며, 상기 트랜지스터 제조에서 비트라인이 형성되기 이전의 공정은 생략하기로 한다.
이어, 상기 구조 상에 층간 절연막(106)을 형성한 다음, 상기 층간 절연막(106) 상에 콘택영역(미도시)을 노출시키는 감광막 패턴(110)을 형성한다.
그런 다음, 도2b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 상기 층간 절연막을 건식 식각하여 콘택홀(c1)을 형성한 다음, 상기 감광막 패턴을 제거한다. 이때, 상기 층간 절연막의 건식 식각 공정은 30% 과도 식각으로 진행한다. 그 다음, 상기 콘택홀(c1)을 포함한 기판 전면에 제1 다결정 실리콘막(미도시)을 형성한 다음, 상기 제1 다결정 실리콘막을 에치백 또는 씨엠피하여 콘택홀(c1)을 매립시키는 도전 플러그(112)를 형성한다. 이때, 상기 제1 다결정 실리콘막 형성 공정은 LPCVD(Low Pressure Chemical Vapor Deposition)용 장비 또는 RTP(Rapid Thermally Process)용 장비를 사용한다. 또한, 상기 제1 다결정 실리콘막은 인 함유(phosphorous) 도핑 공정을 실시하여 인 함유 농도가 2E20 atoms/cc 이상되도록 한다.
그런 다음, 도2c에 도시된 바와 같이, 상기 도전 플러그(112)를 포함한 층간 절연막 전면에 실리콘 질화막(114), 제1 캡옥사이드막(116) 및 제2 캡옥사이드막(118)을 차례로 형성한다. 이때, 상기 실리콘 질화막(114)은 그 다음의 제1 및 제2 옥사이드막 건식 식각 및 습식 식각 공정에서 에치스토퍼 역할을 하는 것으로서, LPCVD, PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 RTP용 장비를 이용하여 200∼800Å 두께로 형성한다. 또한, 상기 제1 및 제2 캡옥사이드막(116)(118)은 습식 식각 속도가 서로 다른 물질을 이용하며, 상기 제1 캡옥사이드막(116)은 제2 캡옥사이드막(118)보다 HF 및 HF/NH4F 혼합액 중 어느 하나의 습식액 내에서 습식 식각 속도가 빠른 물질을 사용한다. 예로 들면, 상기 제1 캡옥사이드막(116)으로는 PSG, BPSG 또는 LP-TEOS(Low Pressure-TetraEthylOothoSilicate)을 이용하며, 제2 캡옥사이드막(118)으로는 PE-TEOS(Plasma Enhanced-TetraEthylOrthoSilicate)을 이용한다.
계속해서, 도면에 도시되지 않았지만, 상기 제2 옥사이드막(118) 위에 하드 마스크용 제2 다결정 실리콘막 및 반사방지막을 차례로 형성한다. 이때, 상기 반사방지막으로는 SiON 등의 무기물질 또는 유기물질을 이용하며, 300∼1000Å두께로 형성한다. 이하의 도2d 내지 도2e에서도 하드마스크용 제2 다결정 실리콘막 및 반사방지막을 생략하기로 한다.
그 다음, 도2d에 도시된 바와 같이, 상기 제2 옥사이드막(118) 위에 캐패시터 영역을 한정하는 감광막 패턴(도시되지 않음)을 형성한다. 이어, 상기 감광막 패턴을 식각 마스크로 하여 상기 제2 및 제1 캡옥사이드막을 건식 식각 및 습식 식각 공정을 차례로 진행함으로서, 도전 플러그(112)를 노출시키는 전하 저장 전극용 콘택홀(c2)을 형성한다. 이때, 상기 전하 저장 전극용 콘택홀(c2)은 홀 하부의 제1 캡옥사이드막이 제2 캡옥사이드막에 비해 습식 식각 속도가 빠르게 진행됨에 따라, 홀 바닥 CD를 원하는 크기만큼 충분히 확보할 수 있다.
또한, 상기 제1 및 제2 캡옥사이드막의 건식 식각 공정은 과도 식각 타겟을 10∼100%까지 진행하며, 상기 습식 식각 공정은 습식액으로는 H2O2와 초순수가 첨가된 HF액 또는 H2O2와 초순수가 첨가된 HF/NH4F의 혼합액을 이용한다.
한편, 상기 실리콘 질화막을 에치스토퍼로 사용하기 위해, 제1 캡옥사이드막과 상기 실리콘 질화막 간의 식각 선택비는 5∼20:1로 유지한다.
그 다음, 상기 감광막 패턴을 제거한다.
이어, 상기 전하 저장 전극용 콘택홀(c2)을 포함한 기판 전면에 먼저, 최종 두께의 30∼70%의 불순물이 도핑된 다결정 실리콘막을 1차로 증착하고, 계속해서, 불순물이 도핑된 실리콘막 위에 나머지 두께의 비정질의 불순물이 도핑되지 않은 실리콘막을 2차로 증착한 다음, 상기 결과물에 열처리를 실시하여 50∼300Å의 반경을 가진 HSG를 성장시켜 전하 저장 전극용 실리콘막(120)을 형성한다. 이때, 상기 전하 저장 전극용 실리콘막(120)은 200∼600Å 두께로 형성한다.
그런 다음, 상기 전하 저장 전극용 실리콘막(120)을 포함한 전면에 메모리 셀 간에 전하 저장 전극을 분리하기 위해 상기 구조의 전하 저장 전극용 콘택홀(c2) 내에 감광막(122)을 0.5∼1.5㎛ 두께로 도포한다. 이때, 상기 감광막(122) 대신 USG(Undoped Silicate Glass) 산화막을 이용할 수도 있으며, 상기 USG산화막을 이용할 경우 1.0∼0.5㎛ 두께로 형성한다. 또한, 도면에 도시되지 않았지만, 상기 전하 저장 전극용 실리콘막(120) 형성 공정 직후, 인 함유 가스 분위기(1∼5% PH3/N2 또는 50∼2000 sccm 유량의 PH3/50∼2000 sccm 유량의 He)에서 열도핑 처리를 실시하나, 상기 열도핑 처리는 전하 저장 전극용 실리콘막(120) 형성 공정 직후, 외에 캐패시터의 유전막 증착 공정 이전에 실시해도 무관하다. 이때, 상기 열도핑 처리 공정은 600∼700 ℃의 온도 및 1∼100토르(Torr)의 압력 하에서, 퍼니스(furnace)에서 30∼120분 동안 진행한다.
한편, 셀지역과 주변지역의 콘택 저항을 낮추기 위해, 상기 열도핑 처리를 진행하기 이전에 700∼950℃의 온도에서 10∼100초 동안 RTP를 진행한다.
이어서, 도2e에 도시된 바와 같이, 상기 감광막 및 전하 저장 전극용 실리콘막을 차례로 식각하여 전하 저장 전극용 콘택홀(c2)의 내벽 및 외벽을 모두 덮는 원통형 실린더 구조의 전하 저장 전극(121)을 형성한다. 이때, 상기 감광막 및 전하 저장 전극용 실리콘막(120)을 식각하는 공정에서, 전하 저장 전극용 실리콘막을 5∼10% 과도 식각한다. 상기 전하 저장 전극용 실리콘막을 10% 과도 식각할 경우, 제2 캡옥사이드막이 과도하게 연마됨으로써, 전하 저장 전극의 면적이 감소하여 전체적인 캐패시터의 정전 용량이 작아진다.
한편, 메모리 셀 간에 전하 저장 전극(121)을 식각하여 분리할 때, 식각 과정에서 HSG입자들이 부스러져서 후속 세정 과정에서 잘 제거되지 않게 된다. 이럴 경우를 대비하여 상기 감광막에 1000∼5000mJ의 노광 에너지를 조사하여 현상한 후, 식각 공정을 진행한다.
그 다음, 잔류된 감광막 및 제1 및 제2 캡옥사이드막을 제거한다. 이때, 상기 제1 및 제2 캡옥사이막은 습식 방법에 의해 제거된다.
그런 다음, 상기 전하 저장 전극(121) 상에 50∼100Å 두께의 Ta2O5 유전막(124)을 형성하고 나서, 상기 Ta2O5 유전막(124)을 포함한 전체 구조에 N2O 또는 O2 분위기 및 600∼800 ℃의 온도에서 1차 열처리(130)를 실시하여 Ta2O5 유전막 (124)내의 탄소 불순물과 산소 공공을 제거한다. 이때, 상기 Ta2O5 유전막(124)을 형성하기 이전에, 전하 저장 전극(121)을 포함한 결과물을 NH3 분위기 하에서 플라즈마 또는 퍼니스(furnace)를 사용하여 질화시킨다. 상기 질화 공정은 400∼700 ℃의 온도에서 진행된다. 또한, 전하 저장 전극(121) 내에 존재하는 불순물의 활성화를 극대화시키기 위해서, 상기 1차 열처리(130)를 실시하기 이전 또는 그 다음에, O2 가스를 10∼200 sccm 유량으로, N2 가스를 1∼100 slm 유량으로 공급하여 RTP공정을 실시한다.
그 다음, 도2f에 도시된 바와 같이, 상기 제 1열처리 공정이 완료된 Ta2O5 유전막 상에 TiCl4 소오스를 전구체로 사용하여 100∼500Å 두께의 TiN 상부 전극(126)을 형성한 다음, 인-시튜로 NH3 가스를 이용하여 2차 열처리(132)를 진행하여 TiN 상부 전극(126) 내의 Cl 이온을 제거한다. 이때, 상기 TiN 상부 전극(126) 형성은 CVD-TiN 막을 100∼500Å 두께로 형성한다. 또는, 상기 CVD-TiN 막은 스텝 커버리지가 불량하여 국부적으로 메모리 셀 상에 TiN 상부 전극이 형성되지 않을 경우 누설 전류가 증가하기 때문에, 상기 TiN 상부 전극(126)을 먼저, CVD-TiN 막을 증착한 다음, 스퍼터링 방법을 사용하여 PVD-TIN을 증착하여 형성할 수도 있다.
또한, 상기 TiN 상부 전극(126) 위에는, 상기 2차 열처리(132) 공정에서 발생할 수 있는 응력(stress) 및 열충격으로부터 보호하기 위한 보호막으로서, 100∼1000Å 두께의 불순물이 도핑된 다결정 실리콘막(미도시)을 형성할 수도 있다.
이상에서와 같이, 본 발명은 층간 절연막에 콘택홀을 형성하고 나서, 상기 콘택홀을 매립시키는 도전 플러그를 함으로써, 기존의 에치스토퍼용 실리콘 질화막 및 완충 작용을 하는 산화막 형성 과정을 생략 가능하다. 따라서, 단위 공정 수를 줄일 수 있어 생산 원가를 절감할 수 있으며, 도전 플러그가 실리콘 질화막 위로 솟기 때문에 발생되는 전하 저장 전극 면적 감소를 방지할 수 있다.
또한, 본 발명은, 전하 저장 전극용 콘택홀 형성 시, 습식 식각 속도가 서로 다른 이중의 제1 및 제2 캡옥사이드막 구조를 채용함으로써, 셀 안쪽 바닥 CD를 확보할 수 있으며, Ta2O5 유전막과 TiN 상부 전극 증착시 스텝 커버리지 향상에 따른 캐패시터의 누설 전류가 감소되어 메모리 셀의 리프레쉬 특성이 개선된다.
한편, 본 발명은 전하 저장 전극용 실리콘막을 형성한 후, 인 함유 가스 분위기(1∼5% PH3/N2 또는 50∼2000 sccm 유량의 PH3/He 공급) 및 600∼700 ℃의 온도에서 열도핑 처리를 실시함으로써, 고온의 열처리 과정에서 발생되는 Ta2O5 유전막의 열화 현상을 제거하고 전하 저장 전극으로 부터의 불순물 손실을 방지하여 캐패시터 공핍 현상을 최소화하여 정전 용량을 증대시킨다.
또한, 본 발명은 TiN 상부 전극을 증착한 후, 인-시튜 상태에서 NH3 가스를 이용하여 열처리를 실시함으로써, Ta2O5 유전막 누설 전류 발생 수준을 감소시켜 정전 용량을 증대시킨다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (20)

  1. 도전 플러그를 포함한 반도체기판을 제공하는 단계와,
    상기 기판 전면에 실리콘 질화막, 습식 식각 속도비가 다른 이중의 캡옥사이드막을 형성하는 단계와,
    상기 실리콘 질화막을 에치스토퍼로 하고 상기 이중의 캡옥사이드막에 선택적으로 건식 및 습식 식각 공정을 차례로 진행하여 상기 도전 플러그를 노출시키는 전하 저장 전극용 콘택홀을 형성하는 단계와,
    상기 결과물 전면에 전하 저장 전극용 실리콘막을 형성하는 단계와,
    상기 전하 저장 전극용 실리콘막에 대해, 인 함유 가스 분위기(1∼5% PH3/N2 또는 50∼2000 sccm 유량의 PH3/He), 600∼700 ℃의 온도 및 1∼100토르의 압력하에서, 퍼니스에서 30∼120분 동안 열도핑 처리를 실시하는 단계와,
    상기 열도핑 처리가 완료된 기판 전면에 충전막을 형성하는 단계와,
    상기 이중의 캡옥사이드막 표면이 노출되는 시점까지 상기 충전막 및 전하 저장 전극용 실리콘막을 식각하여 원통형 실린더 구조의 전하 저장 전극을 형성하는 단계와,
    상기 잔류된 충전막 및 이중의 캡옥사이드막을 차례로 제거하는 단계와,
    상기 전하 저장 전극을 덮는 Ta2O5 유전체막을 형성하는 단계와,
    상기 Ta2O5 유전체막을 포함한 기판에 1차 열처리를 실시하여 상기 Ta2O5 유전체막 내의 탄소 불순물과 산소 공공을 제거하는 단계와,
    상기 1차 열처리가 완료된 Ta2O5 유전체막 위에 상부 전극용 TiN 막을 형성하는 단계와,
    상기 상부 전극용 TiN 막을 포함한 기판 전면에 2차 열처리를 실시하여 상기 상부전극용 TiN 내의 Cl 이온을 제거하는 단계를 포함한 것을 특징으로 하는 캐패시터 형성 방법.
  2. 제 1항에 있어서, 상기 실리콘 질화막은 LP-CVD 및 PECVD 중 어느 하나의 공정을 이용하여 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 실리콘 질화막은 200∼1000Å 두께로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
  4. 제 1항에 있어서, 상기 이중의 옥사이드막은 PSG, BPSG 및 LP-TEOS 중 어느 하나인 제1 옥사이드막과 PE-TEOS인 제2 옥사이드막으로 이루어진 것을 특징으로 하는 캐패시터 형성 방법.
  5. 제 4항에 있어서, 상기 제1 옥사이드막은 상기 제2 옥사이드막보다 습식 식각 속도가 빠른 것을 특징으로 하는 캐패시터 형성 방법.
  6. 제 1항에 있어서, 상기 이중의 캡옥사이드막의 건식 식각 공정은 과도 식각 타겟을 10∼100% 로 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
  7. 제 1항에 있어서, 상기 이중의 캡옥사이드막 대 상기 실리콘 질화막의 식각선택비를 5∼20:1로 유지하는 것을 특징으로 하는 캐패시터 형성 방법.
  8. 제 1항에 있어서, 상기 이중의 캡옥사이드막의 습식 식각 공정은 습식액으로 H2O2와 초순수가 첨가된 HF액 및 H2O2와 초순수가 첨가된 HF/NH4F의 혼합액 중 어느 하나의 용액을 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
  9. 제 1항에 있어서, 상기 전하 저장 전극용 실리콘막은 200∼600Å 두께로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
  10. 제 1항 또는 제 9항에 있어서, 상기 전하 저장 전극용 실리콘막 형성은,
    상기 전하 저장 전극용 콘택홀을 포함한 기판 전면에 최종 두께의 30∼70%의 불순물이 도핑된 다결정 실리콘막을 1차로 증착하는 단계와,
    상기 불순물이 도핑된 실리콘막 위에 나머지 두께의 비정질의 불순물이 도핑되지 않은 실리콘막을 2차로 증착하는 단계와,
    상기 결과물에 열처리를 실시하여 50∼300Å의 반경을 가진 HSG를 성장시키는 단계를 포함한 것을 특징으로 하는 캐패시터 형성 방법.
  11. 제 1항에 있어서, 상기 전하 저장 전극용 실리콘막의 식각 공정은 과도 식각 타겟을 5∼10%로 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
  12. 제 1항에 있어서, 상기 충전막은 감광막 및 USG 산화막 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
  13. 삭제
  14. 삭제
  15. 제 1항에 있어서, 상기 열도핑 처리를 진행하기 이전에, 상기 전하 저장 전극용 실리콘막을 포함판 기판에 700∼950℃의 온도에서 10∼100초 동안 RTP를 실시하는 것을 특징으로 하는 캐패시터 형성 방법.
  16. 제 1항에 있어서, 상기 2차 열처리 공정을 진행하기 이전에, 상기 TiN 상부전극 위에는 보호막으로서 상기 2차 열처리 공정에서 발생되는 응력 및 열충격으로 부터 보호하는 불순물이 도핑된 다결정실리콘막을 형성하는 단계를 추가하는 것을 특징으로 하는 캐패시터 형성 방법.
  17. 제 1항에 있어서, 상기 Ta2O5 유전막을 형성하기 이전에, NH3 분위기 하에서 플라즈마 또는 퍼니스를 사용하여 400∼700℃의 온도에서 질화시키는 것을 특징으로 하는 캐패시터 형성 방법.
  18. 제 1항에 있어서, 상기 1차 열처리 공정은 N2O 또는 O2 분위기에서 600∼800 ℃의 온도로 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
  19. 제 1항에 있어서, 상기 1차 열처리를 진행하기 이전 또는 그 다음에, O2(10∼200 sccm), N2(1∼10 slm )분위기 하에서 RTP를 실시하는 것을 특징으로 하는 캐패시터 형성 방법.
  20. 제 1항에 있어서, 상기 하부 전극용 TiN 막은 CVD 방법으로 제 1TiN 막을 형성한 다음, 상기 제 1TiN 막 상에 스퍼터링 방법으로 제2 TiN 막을 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
KR1020020084390A 2002-12-26 2002-12-26 캐패시터 형성 방법 KR100548553B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020020084390A KR100548553B1 (ko) 2002-12-26 2002-12-26 캐패시터 형성 방법
US10/634,550 US6784068B2 (en) 2002-12-26 2003-08-05 Capacitor fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020084390A KR100548553B1 (ko) 2002-12-26 2002-12-26 캐패시터 형성 방법

Publications (2)

Publication Number Publication Date
KR20040057623A KR20040057623A (ko) 2004-07-02
KR100548553B1 true KR100548553B1 (ko) 2006-02-02

Family

ID=32653151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020084390A KR100548553B1 (ko) 2002-12-26 2002-12-26 캐패시터 형성 방법

Country Status (2)

Country Link
US (1) US6784068B2 (ko)
KR (1) KR100548553B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032403B1 (ko) * 2007-07-30 2011-05-03 주식회사 하이닉스반도체 반도체 소자의 실린더형 캐패시터 형성방법
KR101145367B1 (ko) 2006-06-23 2012-05-15 에스케이하이닉스 주식회사 비정질카본을 이용한 캐패시터의 형성 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541682B1 (ko) * 2004-03-10 2006-01-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
JP4589092B2 (ja) * 2004-12-03 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100810430B1 (ko) * 2004-12-29 2008-03-04 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100724568B1 (ko) * 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100660880B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100849066B1 (ko) * 2007-02-06 2008-07-30 주식회사 하이닉스반도체 실린더형 엠아이엠 캐패시터 형성방법
US9123785B1 (en) * 2014-03-10 2015-09-01 Intermolecular, Inc. Method to etch Cu/Ta/TaN selectively using dilute aqueous HF/HCI solution
CN104353451B (zh) * 2014-11-19 2016-07-20 南开大学 五氧化二钽微-纳米柱阵列膜的制备方法
KR102037589B1 (ko) * 2018-01-17 2019-11-26 포항공과대학교 산학협력단 표면 조도가 개선된 반도체 구조체 및 이의 제조 방법
US20220013555A1 (en) * 2020-07-13 2022-01-13 Drs Network & Imaging Systems, Llc High-density capacitor for focal plane arrays

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5940713A (en) * 1996-03-01 1999-08-17 Micron Technology, Inc. Method for constructing multiple container capacitor
TW330326B (en) * 1997-07-18 1998-04-21 Nanya Technology Co Ltd The manufacturing method for semiconductor capacitor electrode plate
US5970359A (en) * 1998-11-06 1999-10-19 United Microelectronics Corp. Method of forming a capacitor for DRAM
US20020056868A1 (en) * 2000-09-26 2002-05-16 United Microelectronics Corp. Method for fabricating self-aligned dram cell with stack capacitor
KR100726145B1 (ko) * 2002-07-19 2007-06-13 주식회사 하이닉스반도체 반도체소자 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145367B1 (ko) 2006-06-23 2012-05-15 에스케이하이닉스 주식회사 비정질카본을 이용한 캐패시터의 형성 방법
KR101032403B1 (ko) * 2007-07-30 2011-05-03 주식회사 하이닉스반도체 반도체 소자의 실린더형 캐패시터 형성방법

Also Published As

Publication number Publication date
US20040126963A1 (en) 2004-07-01
US6784068B2 (en) 2004-08-31
KR20040057623A (ko) 2004-07-02

Similar Documents

Publication Publication Date Title
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
US5953608A (en) Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide
KR100418573B1 (ko) 반도체소자의 제조 방법
US5364813A (en) Stacked DRAM poly plate capacitor
KR100548553B1 (ko) 캐패시터 형성 방법
US5918123A (en) Method for fabricating capacitor of semiconductor device
KR100654124B1 (ko) 벙커 디펙트를 억제할 수 있는 반도체 소자 제조 방법
KR20040049659A (ko) 반도체소자의 캐패시터 형성방법
KR20010059517A (ko) 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법
KR100550644B1 (ko) 반도체장치의 캐패시터 제조방법
KR100305075B1 (ko) 반도체 소자의 커패시터 제조 방법
JP2001007301A (ja) 半導体装置およびその製造方法
KR100240891B1 (ko) 반도체장치의 캐패시터용 하부전극 형성방법
KR100470389B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100445063B1 (ko) 반도체 소자의 커패시터 형성 방법
KR100307967B1 (ko) 복합 반도체장치의 층간절연막 형성방법
KR100305209B1 (ko) 캐패시터 전하저장전극 제조방법
KR100702134B1 (ko) 반도체소자의 커패시터 형성 방법
KR100235973B1 (ko) 반도체소자의 캐패시터 형성방법
JPH10223859A (ja) 半導体装置の製造方法
KR100598989B1 (ko) 반도체 소자의 랜딩플러그 콘택 형성 방법
KR100919676B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100474593B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100865545B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR20010008584A (ko) 고집적 반도체장치의 커패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 14