KR100660880B1 - 복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법 - Google Patents

복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법 Download PDF

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Abstract

스토리지 노드 전극들 사이의 브릿지 발생 및 스토리지 노드 전극들의 하부 물질 내 보이드 형성을 억제할 수 있는 반도체 메모리 소자의 제조 방법이 제공된다. 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 복수의 스토리지 노드 전극들 및 반도체 기판의 일부분 상의 몰드 절연막 부분 상을 덮고 반도체 기판의 다른 부분 상의 몰드 절연막 부분 상을 노출하는 캡핑막을 형성하는 단계와, 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여 캡핑막이 형성된 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계와, 캡핑막을 건식 식각을 이용하여 제거하여 복수의 스토리지 노드 전극들의 상부를 노출하는 단계를 포함한다.

Description

복수의 스토리지 노드 전극들을 구비하는 반도체 메모리 소자의 제조 방법{Method of fabricating a semiconductor memory device having A plurality of storage node electrodes}
도 1은 종래 디램 소자의 제조 단계를 보여주는 단면도이고;
도 2는 도 1의 스토리지 노드 전극의 바닥면을 보여주는 평면도이고;
도 3 및 도 4는 종래 디램 소자의 제조 단계에서 스토리지 노드 전극들의 브릿지 발생을 보여주는 사진들이고;
도 5 내지 도 18은 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 제조 방법을 보여주는 평면도들 및 단면도들이고;
도 19 내지 도 22는 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 제조 방법을 각각 보여주는 평면도들 및 단면도들이고;
도 23 및 도 24는 본 발명의 제 3 실시예에 따른 반도체 메모리 소자의 제조 방법을 각각 보여주는 평면도 및 단면도이고;
도 25 및 도 26은 본 발명의 제 4 실시예에 따른 반도체 메모리 소자의 제조 방법을 각각 보여주는 평면도 및 단면도이고; 그리고
도 27 내지 도 30은 본 발명의 일 실험예를 보여주는 단면 사진들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 복수의 스토리지 노드 전극들을 갖는 반도체 메모리 소자의 제조 방법에 관한 것이다. 반도체 메모리 소자는 디램 소자를 포함할 수 있다.
반도체 소자, 예컨대 디램 소자는 고집적화 되고 더불어 더욱 고용량화 되고 있다. 이에 따라, 고집적 디램 소자에 있어서, 좁은 영역 내에 많은 수의 커패시터를 배치하면서도 각각의 커패시터의 커패시턴스를 높이려는 노력이 행해지고 있다. 그 노력의 일환으로, 커패시터의 스토리지 노드 전극들의 밀도가 높아지고, 또한 스토리지 노드 전극들의 높이가 증가하고 있다.
예를 들어, 신철호 등에 의한 미국등록특허 US 6,855,597호는 실린더형 또는 콘-케이브(con-cave)형 스토리지 전극을 갖는 디램 셀을 개시하고 있다. 신철호 등에 의한 디램 셀에서 유전막은 스토리지 노드 전극의 내측면뿐만 아니라 외측면 상에도 형성된다. 이에 따라, 유전막의 면적이 증가하고 커패시터의 커패시턴스가 증가된다. 하지만, 디램 셀의 집적도가 더욱 증가함에 따라서, 스토리지 노드 전극들의 외측면을 노출할 때, 스토리지 노드 전극들이 서로 붙는 브릿지(bridge) 문제가 발생할 우려가 있다.
도 1 및 도 2를 참조하여, 종래 실린더형 스토리지 노드 전극들을 갖는 디램 소자의 제조상의 문제점에 대해서 설명한다.
스토리지 노드 전극(70)들은 식각 정지막(65) 상에 구비되고, 층간 절연막 (55) 내에 구비된 콘택 플러그(60)를 이용하여 반도체 기판(50)으로 연결될 수 있다. 스토리지 노드 전극(70)들은 외측면을 둘러싸고 있는 몰드 절연막(미도시)을 제거함으로써 노출될 수 있다. 하지만, 몰드 절연막 제거 단계에서, 습식 용액에 포함되거나 세정 또는 건조 단계에서 포함된 물에 의한 수막(water film) 또는 물반점(water mark, 90)의 표면 장력에 의해 인접한 스토리지 노드 전극(70)들이 서로 붙을 수 있다.
보다 구체적으로 설명하면, 스토리지 노드 전극(70) 사이에는 두 가지 힘이 작용할 수 있다. 그 중 하나는 스토리지 노드 전극(70)간을 붙게 하려는 표면 장력(Fs)이고, 다른 하나는 표면 장력과 반대 방향으로 작용하는 탄성력(Fe)이다. 예를 들어, 스토리지 노드 전극(70)의 형태가 직육면체 구조의 강체 빔(rigid beam)이라고 가정한다.
스토리지 노드 전극(70)들의 브릿지 발생 확률(P)은 표면 장력(Fs)이 탄성력(Fe)보다 클 경우 발생한다. 이에 따르면, 브릿지 발생 확률(P)은 표면 장력(Fs)과 탄성력(Fe)의 평형 상태로부터 수학식 1과 같은 비례 관계를 갖는 것이 알려져 있다.
P ∝ 2γsinθ(L+H)H3/3EID
여기서, E는 영(Young)의 계수, I는 수평 단면의 관성 모멘텀(Inertia momentum), H는 스토리지 노드 전극(70)의 높이, γ는 물의 표면 장력 계수 (surface tension coefficient of water), θ는 스토리지 노드 전극(70)과 수막 또는 물반점(90)의 접촉각(contact angle), D는 스토리지 노드 전극(70)들의 이격 거리(D), L은 스토리지 노드 전극(70)의 폭을 나타낸다.
따라서, 수학식 1의 비례 관계로부터 브릿지 확률(P)은 스토리지 노드 전극(70)의 높이(H)에 크게 비례하고, 이격 거리(D)에 반비례함을 알 수 있다. 하지만, 커패시터의 커패시턴스를 높이기 위해 스토리지 노드 전극(70)의 높이(H)가 증가하고, 더불어 커패시터의 집적도를 높이기 위해 스토리지 노드 전극(70)의 이격 거리(D)가 감소될 것이 요구되고, 그에 따라 브릿지 확률(P)이 증가된다. 즉, 디램 소자가 고집적화 되고 고용량화 됨에 따라, 브릿지 확률(P)은 증가하게 된다.
도 3 및 도 4를 참조하면, 원으로 표시된 영역(A) 내의 스토리지 노드 전극(70)들 사이에 브릿지가 발생되는 것이 관찰된다. 따라서, 브릿지 발생은 디램 소자의 제조에 있어서, 당면한 현실적인 문제임을 알 수 있다.
다시 도 1을 참조하면, 종래 디램 소자의 제조 방법은 스토리지 노드 전극(70)의 하부 물질, 예컨대 콘택 플러그(60)의 부식에 의한 보이드(void) 형성 문제를 더 포함할 수 있다. 이러한 보이드 형성은 스토리지 노드 전극(170) 바닥부가 습식 용액에 노출될 때 발생하는 것으로서, 소위 갈바닉 부식(galvanic corrosion) 현상에 기인한 것으로 알려져 있다.
따라서, 디램 소자의 고집적화 및 고용량화는 스토리지 노드 전극(70)의 브릿지 발생 및 스토리지 노드 전극(70)의 하부 물질에서의 보이드 형성을 초래할 수 있다. 이러한 브릿지 발생 및 보이드 형성은 디램 소자의 신뢰성을 크게 저하시킬 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 전술한 문제점을 극복하기 위해 안출된 것으로서, 스토리지 노드 전극들 사이의 브릿지 발생 및 스토리지 노드 전극들의 하부 물질 내 보이드 형성을 억제할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 태양에 따르면, 다음의 단계들을 포함하는 반도체 메모리 소자의 제조 방법이 제공된다. 반도체 기판 상에, 상기 반도체 기판의 일부분 상에 배치된 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성한다. 상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성한다. 상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 일부분 상의 상기 몰드 절연막 부분 상을 덮고 상기 반도체 기판의 다른 부분 상의 몰드 절연막 부분 상을 노출하는 캡핑막을 형성한다. 상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출한다. 상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출한다.
상기 본 발명의 일 측면에 따르면, 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계는, 상기 캡핑막으로부터 노출된 상기 몰드 절연막 부분을 상기 캡핑막에 대해서 선택적으로 소정 깊이만큼 제거하여 상기 캡핑막 아래의 상기 몰드 절연막 부분의 측벽의 일부분을 노출하는 단계 및 상기 측벽의 일부분이 노출된 몰드 절연막을 습식 식각을 이용하여 제거하는 단계를 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 캡핑막은 상기 습식 식각 시 상기 몰드 절연막 및 상기 복수의 스토리지 노드 전극들에 대해서 선택비를 갖는 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 태양에 따르면, 다음의 단계들을 포함하는 반도체 메모리 소자의 제조 방법이 제공된다. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상에 배치된 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성한다. 상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성한다. 상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성한다. 상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출한다. 상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 다른 태양에 따르면, 다 음의 단계들을 포함하는 반도체 메모리 소자의 제조 방법이 제공된다. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상의 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성한다. 상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성한다. 상기 몰드 절연막을 소정 깊이만큼 식각하여, 상기 복수의 스토리지 노드 전극들의 측벽의 일부분을 상기 몰드 절연막으로부터 노출한다. 상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성한다. 상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출한다. 상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 4 태양에 따르면, 다음의 단계들을 포함하는 반도체 메모리 소자의 제조 방법이 제공된다. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상의 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성한다. 상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성한다. 상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성한다. 상기 셀영역 상의 상기 캡핑막 및 상기 몰드 절연막의 적어도 상부 부분을 각각 관통하고, 상기 복수의 스토리지 노드 전극들 사이의 적어도 일부분에 배치되는 복수의 콘택홀들을 형성한다. 상기 복수의 콘택홀들이 형성된 상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출한다. 상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 5 태양에 따르면, 다음의 단계들을 포함하는 반도체 메모리 소자의 제조 방법이 제공된다. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상의 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 노출하는 식각 정지막을 형성한다. 상기 식각 정지막 상에 상기 복수의 콘택 플러그들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성한다. 상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성한다. 상기 몰드 절연막을 소정 깊이만큼 식각하여 상기 복수의 스토리지 노드 전극들의 측벽의 일부분을 상기 몰드 절연막으로부터 노출한다. 상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성한다. 상기 셀영역 상의 상기 캡핑막 및 상기 몰드 절연막의 적어도 상부 부분을 각각 관통하고, 상기 복수의 스토리지 노드 전극들 사이의 적어도 일부분에 배치되는 복수의 콘택홀들을 형성한다. 상기 복수의 콘택홀들이 형성된 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출한다. 상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 복수의 스토리지 노드 전극들을 포함한다. 예를 들어, 반도체 메모리 소자는 디램 소자일 수 있다. 디램 소자는 복수의 스토리지 노드 전극들을 커패시터의 일 전극들로 이용할 수 있다. 복수의 스토리지 노드 전극들은 어레이 형태로 배치될 수 있고, 하나 또는 둘 이상의 스토리지 노드 전극들이 단위셀 내에 배치될 수 있다.
제 1 실시예
도 5 내지 도 18을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명한다. 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 평면도들이고, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18은 전술한 도면들 각각의 X-X'선에서 절취한 단면도들이다.
도 5 및 도 6을 참조하면, 셀영역(C) 및 주변영역(P)이 정의된 반도체 기판(105)이 제공된다. 셀영역(C) 및 주변영역(P)은 그 구조에 의해서 구분되고, 단순히 그 이름에 의해서 제한되지 않는다. 예를 들어, 셀영역(C)은 그 위에 스토리지 노드 전극들(도 10의 140 참조)이 형성되는 하나의 영역으로 정의될 수 있고, 주변영역(P)은 셀영역(C) 이외의 다른 영역으로 정의될 수 있다. 디램 소자의 경우, 셀영역(C) 상에는 커패시터가 형성되고, 주변영역(P) 상에는 커패시터의 입출력 소자가 형성될 수 있다.
반도체 기판(105)은 실리콘, 게르마늄 또는 이들의 화합물을 포함하는 벌크 웨이퍼를 포함할 수 있고, 나아가 벌크 웨이퍼 상에 실리콘, 게르마늄 또는 이들의 화합물 에피층을 더 포함할 수 있다. 예를 들어, 반도체 기판(105)은 SOI(silicon-on-insulator) 웨이퍼를 포함할 수 있다.
반도체 기판(105) 상에 층간 절연막(110)이 형성된다. 층간 절연막(110)은 셀영역(C) 상에 배치된 복수의 콘택 플러그(120)들을 포함할 수 있다. 층간 절연막(110) 상에는 식각 정지막(115)이 더 형성될 수 있다. 층간 절연막(110)은 복수의 콘택 플러그(120)들의 일부분, 예컨대 상부 부분을 노출할 수 있다. 예를 들어, 층 간 절연막(110)은 산화막을 포함할 수 있고, 식각 정지막(115)은 질화막을 포함할 수 있다. 콘택 플러그(120)들은 도전성 물질, 예컨대 도핑된 폴리실리콘, 텅스텐과 같은 금속을 포함할 수 있다.
예를 들어, 층간 절연막(110) 및 식각 정지막(115)의 형성 과정이 보다 자세하게 설명될 수 있다. 반도체 기판(105) 상에 층간 절연막층(미도시) 및 식각 정지막층(미도시)을 순차로 형성한다. 이어서, 통상의 포토리소그래피 및 식각 기술을 이용하여, 층간 절막연층 및 식각 정지막층을 관통하고 셀영역(C)을 노출하는 복수의 콘택 플러그용 홀(미도시)들을 형성한다. 이어서, 복수의 콘택 플러그용 홀들을 매립하는 콘택 플러그층(미도시)을 형성하고, 이를 평탄화하여 복수의 콘택 플러그(120)들이 형성될 수 있다.
반도체 기판(105) 내에 또는 반도체 기판(105)과 층간 절연막(110)의 사이에는 다른 구조물이 더 개재될 수 있음은 자명하다. 예를 들어, 디램 소자의 경우, 반도체 기판(105) 상에 통상적인 복수의 트랜지스터(미도시)들이 형성될 수 있다. 트랜지스터들은 소오스(미도시), 드레인(미도시) 및 게이트 전극(미도시)을 포함할 수 있다. 트랜지스터들의 구조는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로, 그에 대한 자세한 설명은 생략한다. 예를 들어, 반도체 기판(105) 내의 소오스 영역은 콘택 플러그(120)들과 각각 연결될 수 있다.
도면에서 셀영역(C) 및 주변영역(P)은 예시적인 것이고, 셀영역(C) 및 주변영역(P)은 어레이로 배치된 복수의 영역들을 포함할 수 있음은 해당 기술분야에서 통상의 지식을 가진 자에게 자명하다. 나아가, 도면에서 콘택 플러그(120)들의 수 는 예시적으로 도시된 것이고, 콘택 플러그(120)들의 수는 본 발명의 범위를 제한하지 않는다.
도 7 및 도 8을 참조하면, 층간 절연막(110) 상에 적어도 복수의 콘택 플러그(120)들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀(135)들을 포함하는 몰드 절연막(130)을 형성한다. 예를 들어, 몰드 절연막(130)은 식각 정지막(115) 상에 형성될 수 있다. 예를 들어, 복수의 스토리지 노드 전극용 홀(135)들은 복수의 콘택 플러그(120)들의 상부 부분 또는 상부 부분의 일부분을 노출할 수 있다. 예를 들어, 몰드 절연막(130)은 산화막을 포함할 수 있다.
예를 들어 설명하면, 식각 정지막(115) 상에 몰드 절연막층(미도시)을 형성한다. 이어서, 통상의 포토리소그래피 및 식각 기술을 이용하여 몰드 절연막층의 소정 부분을 식각함으로써, 몰드 절연막층을 관통하는 복수의 스토리지 노드 전극용 홀(135)들이 형성될 수 있다. 식각 정지막(115)은 몰드 절연막층에 대한 식각을 정시시켜 층간 절연막(120)이 식각되지 않도록 할 수 있다.
도면에서 스토리지 노드 전극용 홀(135)들의 모양은 예시적이고, 스토리지 노드 전극용 홀(135)들의 모양은 해당 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 선택될 수 있다.
한편, 스토리지 노드 전극용 홀(135)의 형성 단계 후, 습식 식각이 더 수행될 수 있다. 습식 식각에 의해 몰드 절연막(130)이 식각되고, 이에 따라 스토리지 노드 전극용 홀(135)들의 폭이 넓어질 수 있다.
도 9 및 도 10을 참조하면, 복수의 스토리지 노드 전극용 홀(135)들 내부의 표면상에, 복수의 스토리지 노드 전극(140)들을 형성한다. 스토리지 노드 전극(140)들은 콘택 플러그(120)들의 일부분, 예컨대 상부 부분과 전기적으로 연결된다. 스토리지 노드 전극(140)들은 물리적으로 서로 분리되어 있다.
스토리지 노드 전극(140)은 바닥부(140a) 및 측벽부(140b)를 포함한다. 바닥부(140a)는 콘택 플러그(120)들과 연결되고, 측벽부(140b)는 몰드 절연막(130)에 의해 둘러싸여 있다. 도면에서, 스토리지 노드 전극(140)의 모양은 실린더 형상이나, 이는 예시적인 것이다. 스토리지 노드 전극(140)은 다양한 단면 모양의 콘-케이브 형상을 가질 수 있다. 스토리지 노드 전극(140)들은 도전 물질, 예컨대 도핑된 폴리실리콘 또는 Ti, TiN, Ta, TaN, W 또는 이들의 복합막, 예컨대 Ti/TiN 또는 Ta/TaN을 포함할 수 있다.
보다 구체적으로 설명하면, 스토리지 노드 전극용 홀(135)들이 형성된 결과물 상 전면에 화학적기상증착(chemical vapor deposition; CVD)법 또는 원자층증착(atomic layer deposition; ALD)법을 이용하여 스토리지 노드 전극층(미도시)을 형성한다. 이어서, 화학적기계적연마(CMP)법을 이용하여 스토리지 노드 전극층을 평탄화 함으로써, 서로 분리된 스토리지 노드 전극(135)을 형성할 수 있다. 평탄화 단계 전에, 스토리지 노드 전극층 상에 버퍼층(미도시)을 더 형성할 수도 있다. 버퍼층은 평탄화 단계 후에 제거될 수 있다.
도면에서 복수의 스토리지 노드 전극(140)들은 복수의 콘택 플러그(120)들을 이용하여 셀영역(C)에 연결된다. 하지만, 본 발명의 변형된 예에서 복수의 스토리지 노드 전극(140)들은 콘택 플러그(120)들 없이 바로 셀영역(C)에 연결될 수도 있 다. 또는, 복수의 스토리지 노드 전극(140)들은 다른 버퍼 패드(미도시)를 더 이용하여 셀영역(C)에 연결될 수도 있다.
도 11 및 도 12를 참조하면, 복수의 스토리지 노드 전극(140)들 및 셀영역(C) 상의 몰드 절연막(130) 부분을 덮는 캡핑막(145)을 형성한다. 주변영역(P) 상의 몰드 절연막(130) 부분은 캡핑막(145)으로부터 노출될 수 있다. 예를 들어, 캡핑막(145)은 콘-케이브 형상의 스토리지 노드 전극(140) 내부를 매립할 수 있다.
캡핑막(145)은 몰드 절연막(130)에 대해서 식각 선택비를 갖고, 건식 식각에 의해 용이하게 제거되는 물질일 수 있다. 예를 들어, 몰드 절연막(130)은 산화막이고, 캡핑막(145)은 폴리실리콘층, 포토레지스트층 또는 원자탄소층(atomic carbon layer; ACL)을 포함할 수 있다.
보다 구체적으로 예를 들어 설명하면, 스토리지 노드 전극(140)들이 형성된 결과물 상에 캡핑막층(미도시)을 형성한다. 캡핑막층은 콘-케이브 형상의 스토리지 노드 전극(140) 내부를 매립할 수 있다. 예를 들어, 스핀 코팅을 이용하여 포토레지스트층이 형성되거나, CVD법을 이용하여 폴리실리콘층 또는 원자탄소층이 형성될 수 있다. 이어서, 주변영역(P) 상의 캡핑막층을 패터닝하여, 셀영역(C) 상의 캡핑막(145)이 형성될 수 있다. 패터닝은 통상의 포토리소그래피 및 식각 기술을 이용할 수 있다. 예를 들어, 원자탄소층 또는 폴리실리콘층을 패터닝하기 위해서는 반사방지층(미도시) 및 포토레지스트층(미도시)이 더 이용될 수 있다.
도 13 내지 도 16을 참조하면, 몰드 절연막(130)이 선택적으로 제거되고, 캡핑막(145)이 형성된 복수의 스토리지 노드 전극(140)들의 측벽부(140b)가 노출될 수 있다.
도 13 및 도 14를 참조하면, 주변영역(P) 상의 몰드 절연막(130) 부분을 캡핑막(145)에 대해서 선택적으로 소정 깊이 만큼 제거할 수 있다. 이에 따라, 셀영역(C) 상의 몰드 절연막(130) 부분의 측벽(132) 및 주변영역(P) 상의 몰드 절연막(130) 부분의 상부면(134)이 노출될 수 있다. 몰드 절연막(130)의 선택적인 식각은 건식 식각을 이용하여 수행될 수 있다.
도 13 내지 도 16을 참조하면, 측벽(132)이 노출된 몰드 절연막(130)이 습식 식각을 이용하여 제거된다. 습식 식각은 등방성 식각이므로, 도 14에 도시된 a 방향뿐만 아니라 b 방향으로도 진행될 수 있다. 따라서, 습식 식각에 의해서 셀영역(C) 상의 몰드 절연막(130) 부분뿐만 아니라 주변영역(P) 상의 몰드 절연막(130) 부분도 모두 함께 제거될 수 있다. 노출된 측벽(132)은 셀영역(C) 상의 몰드 절연막(130)의 식각 속도를 높이기 위한 것이다. 따라서, 노출된 측벽(132)의 높이를 조절함으로써 식각 속도는 용이하게 조절될 수 있다.
습식 식각은 캡핑막(145) 및 스토리지 노드 전극(140)에 대해서 몰드 절연막(130)을 높은 선택비를 가지고 제거하는 용액을 이용하는 것이 바람직하다. 예를 들어, 몰드 절연막(130)이 산화막인 경우, 습식 식각은 희석된 HF 용액, BOE(buffered oxide etchant) 용액, 또는 이들이 소정 비율로 배합된 혼합 용액을 이용하여 수행할 수 있다. BOE 용액은 희석된 HF 및 NH4F 용액이 소정 비율로 배합된 것이다. HF 및 NH4F의 배합 비율을 조절함으로써 BOE 용액의 식각 속도가 조절될 수 있다. 예를 들어, LAL 용액이 상업적으로 얻어질 수 있고, LAL 용액은 캡핑막(145)으로 이용될 수 있는 포토레지스트 및 스토리지 노드 전극(140)으로 이용될 수 있는 TiN에 대해서 높은 선택비를 갖는 것으로 알려져 있다.
몰드 절연막(130)이 제거되는 동안에, 캡핑막(145)은 스토리지 노드 전극(140)들을 고정하고 지지하는 역할을 수행할 수 있다. 종래의 스토리지 노드 전극(도 1의 70 참조)들은 개별적으로 지지되고 있기 때문에 그 지지력이 약한 반면, 스토리지 노드 전극(140)들을 모두 하나로 고정하는 캡핑막(145)은 강한 지지력을 가질 수 있다. 이에 따라, 캡핑막(145)은 몰드 절연막(130)이 제거되는 동안에 쓰러지지 않고 지지될 수 있다. 그 결과, 캡핑막(145)에 부착된 스토리지 노드 전극(140)들이 쓰러지지 않고 지지되어, 스토리지 노드 전극(140)들의 브릿지 현상이 대폭 감소될 수 있다.
따라서, 본 발명에 따르면, 스토리지 노드 전극(140)의 바닥부(140a)의 단면적이 더 감소될 수 있고, 측벽부(140b)의 높이가 더 증가될 수 있다. 왜냐하면, 캡핑막(145)이 스토리지 노드 전극(140)을 지지할 수 있기 때문에, 종래와 같은 브릿지 현상이 억제될 수 있기 때문이다. 이에 따라, 스토리지 노드 전극(140)이 보다 높은 밀도로 셀영역(C) 상에 배치될 수 있고, 그 결과 반도체 소자, 예컨대 디램은 더욱 고집적화 되고 고용량화 될 수 있다.
나아가, 몰드 절연막(130)의 제거 동안에 식각 용액에 의한 갈바닉 부식(galvanic corrosion)이 억제될 수 있다. 왜냐하면, 스토리지 노드 전극(140)의 상부가 캡핑막(145)에 의해 덮여 있어, 식각 용액이 종래와 같이 스토리지 노드 전극 (140)의 바닥부(140a)로 침투할 수 없기 때문이다. 이에 따라, 스토리지 노드 전극(140)의 하부 물질, 예컨대 콘택 플러그(120)들 내 보이드 생성이 억제될 수 있다.
본 발명의 변형된 실시예에서, 몰드 절연막(130)은 습식 식각만으로 제거될 수도 있다. 이 경우, 습식 식각은 주변영역(P) 상의 노출된 몰드 절연막(130) 부분으로부터 시작된다. 하지만, 습식 식각은 등방성 식각이므로, a 방향으로 식각된 양만큼 b 방향으로도 식각이 진행된다. 이에 따라, 습식 식각 동안에 셀영역(C)의 몰드 절연막(130) 부분의 측벽(132)이 노출될 수 있다. 따라서, 습식 식각이 계속되면 주변영역(P) 상의 몰드 절연막(130) 부분뿐만 아니라, 상부가 캡핑막(145)으로 덮인 셀영역(C) 상의 몰드 절연막(130) 부분도 제거될 수 있다.
도 17 및 도 18을 참조하면, 캡핑막(도 16의 145 참조)이 제거되고, 스토리지 노드 전극(140)의 상부가 노출될 수 있다. 이에 따라, 스토리지 노드 전극(140)의 측벽부(140b)의 내부 및 외부, 및 바닥부(140a)의 상부가 모두 노출될 수 있다.
캡핑막(145)은 건식 식각을 이용하여 제거된다. 예를 들어, 캡핑막(145)이 폴리실리콘층을 포함하는 경우, 케미컬 건식 식각(chemical dry etch; CDE)을 이용하여 캡핑막(145)이 제거될 수 있다. 예를 들어, CDE 단계는 CF4 및 O2의 혼합 기체를 이용하여, 스토리지 노드 전극(140), 예컨대 TiN층과 높은 선택비를 확보할 수 있다.
다른 예로, 캡핑막(145)이 포토레지스트층인 경우, 건식 식각은 통상의 산소를 이용한 애싱을 이용하거나 또는 오존 증기를 이용한 포테레지스트 스트립법을 이용할 수 있다. 오존 증기를 이용한 포토레지스트 스트립법은 출원인이 삼성전자인 한국특허출원번호 2005-0045385호를 더 참조할 수 있다.
부가적으로, CDE 단계에 이어 건식 세정, 예컨대 NOR(native oxide removal)법을 이용한 세정 공정이 더 진행될 수 있다. NOR 단계는 CDE 진행 후 잔류물을 제거하기 위한 것일 수 있다.
캡핑막(145)은 건식 식각을 이용하여 제거되기 때문에, 캡핑막(145)의 제거 단계 동안에 스토리지 노드 전극(140)들 사이에는 수막(water film) 또는 물반점(water mark)이 생성되지 않는다. 따라서, 캡핑막(145) 제거 동안에, 스토리지 노드 전극(140)의 브릿지가 발생할 확률은 매우 낮다.
캡핑막(145)의 제거 후, 유기 스트립 과정이 더 진행될 수도 있다. 하지만, 이 경우에도 유기 스트립퍼(stripper)들의 표면 장력이 물보다 훨씬 낮기 때문에 스토리지 노드 전극(140)들의 브릿지 현상은 종래보다는 크게 감소될 수 있다. 또한, 유기 스트립 후에 이소프로필알콜(IPA) 건조를 더 진행할 수도 있다. 하지만, 이 경우에도, IPA가 물에 비해서 표면 장력이 반 이하이기 때문에 스토리지 노드 전극(140)들의 브릿지 현상은 종래보다는 크게 감소될 수 있다. 예컨대, IPA의 표면 장력은 23 dyn/cm2이고 물의 표면 장력은 73 dyn/cm2일 수 있다.
따라서, 도 13 내지 도 18에 도시된 바와 같이, 몰드 절연막(130) 및 캡핑막(145)을 제거하여 스토리지 노드 전극(140)들의 상부 및 측벽을 노출하는 동안, 스토리지 노드 전극(140)들 사이의 브릿지 발생은 종래 보다 크게 억제될 수 있다. 그러므로, 본 발명에 따른 스토리지 노드 전극(140)은 종래 보다 높은 밀도로 배치되고, 종래 보다 높은 높이를 가질 수 있다.
이어서, 반도체 메모리 소자의 종류에 따라 후속 단계가 이어질 수 있다. 예를 들어, 디램 소자의 경우, 노출된 스토리지 노드 전극(140) 상에 유전막(미도시)이 형성될 수 있다. 즉, 유전막은 스토리지 노드 전극(140)의 측벽부(140b)의 내부 및 외부, 및 바닥부(140a) 상에 형성될 수 있다. 이어서, 유전막 상에 플레이트 전극이 더 형성될 수 있다.
즉, 스토리지 노드 전극(140)-유전막-플레이트 전극은 커패시터 구조를 형성할 수 있다. 유전막 및 플레이트 전극의 형성은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 방법을 따를 수 있다. 예를 들어, 신철호 등에 의한 미국등록특허 US 6,855,597호는 유전막 및 플레이트 전극의 구조 및 형성방법의 일 예를 제공할 수 있다.
이어서, 커패시터 구조와 연결되는 금속 배선 구조를 더 형성할 수 있다. 금속 배선 구조는 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서 형성될 수 있다.
제 2 실시예
도 19 내지 도 22를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 제조 방법이 설명될 수 있다. 제 2 실시예는 제 1 실시예의 변형된 예일 수 있고, 이에 따라 제 1 실시예의 설명을 참조할 수 있다. 예를 들어, 도 19 내지 도 22는 제 1 실시예의 도 11 및 도 12의 변형된 예일 수 있다. 따라서, 제 2 실시예 는 도 5 내지 도 10 및 도 13 내지 도 18을 참조할 수 있고, 중복된 부분에 대한 설명은 생략된다.
도 5 내지 도 10에 도시된 바와 같이, 복수의 콘택 플러그(120)들의 일부분과 연결된 복수의 스토리지 노드 전극(140)들이 몰드 절연막(140) 내의 복수의 스토리지 노드 전극용 홀(135)들의 내부 표면상에 형성된다.
도 19 및 도 20을 참조하면, 몰드 절연막(130)을 소정 깊이만큼 식각하여, 복수의 스토리지 노드 전극(140)들의 측벽부(140b)의 일부분이 노출될 수 있다. 예를 들어, 측벽부(140b)의 외측면 상부(142)가 노출될 수 있다.
보다 구체적으로 보면, 몰드 절연막(130)은 건식 식각 또는 습식 식각을 이용하여 식각될 수 있다. 다만, 몰드 절연막(130)에 대한 식각은 스토리지 노드 전극(140)에 대해 선택비를 갖는 것이 바람직하다. 예를 들어, 몰드 절연막(130)이 산화막인 경우, 희석된 HF 용액, BOE 용액 또는 이들이 소정의 비로 혼합된 혼합 용액을 이용하여 식각될 수 있다. 혼합 용액으로는 상업적으로 얻어질 수 있는 LAL용액이 이용될 수 있다.
도 21 및 도 22를 참조하면, 복수의 스토리지 노드 전극(140)들 및 셀영역(C) 상의 몰드 절연막(130) 부분 상을 덮고, 주변영역(P) 상의 몰드 절연막(130) 부분을 노출하는 캡핑막(145')이 형성된다. 캡핑막(145')은 스토리지 노드 전극(140)들의 측벽부(140b)의 외측면 상부(142)를 둘러싸고 있다는 점에서, 제 1 실시예의 캡핑막(도 12의 145 참조)과 구별될 수 있다.
보다 구체적으로 보면, 측벽부(140b)의 외측면 상부(142)가 노출된 결과물 상에 스토리지 노드 전극층(미도시)을 형성한다. 이어서, 스토리지 노드 전극층을 패터닝 함으로써, 스토리지 전극(140)들이 형성될 수 있다.
제 1 실시예의 도 13 내지 도 18에 도시된 바와 같이, 몰드 절연막(130) 및 캡핑막(145')이 제거되고, 복수의 스토리지 노드 전극(140)들의 측벽부(140b)가 노출될 수 있다.
이어서, 제 1 실시예에서 설명한 바와 같이, 반도체 메모리 소자의 종류에 따라서 후속 단계들이 이어질 수 있다.
제 2 실시예는 제 1 실시예에 따른 장점을 모두 갖고 부가적으로 제 1 실시예에 비해서 브릿지 발생을 더 억제할 수 있다. 보다 구체적으로 보면, 제 2 실시예에 따르면, 몰드 절연막(130)이 제거되는 동안, 복수의 스토리지 노드 전극(140)들은 캡핑막(145')에 의해 지지될 수 있다. 캡핑막(145')은 스토리지 노드 전극(140)들 내부뿐만 아니라 외측면 상부(142)를 고정하고 있다. 이에 따라, 몰드 절연막(130) 제거 단계 동안, 브릿지를 형성할 수 있는 인접하는 스토리지 노드 전극(140)들 사이가 분리되는 것이 보장될 수 있다. 즉, 스토리지 노드 전극(140)들 사이에 탄성력(도 1의 Fe 참조)이 작용하더라도, 캡핑막(145')의 지지력에 의해 브릿지 발생이 원천적으로 억제될 수 있다.
제 3 실시예
도 23 및 도 24를 참조하여, 본 발명의 제 3 실시예에 따른 반도체 메모리 소자의 제조 방법이 설명될 수 있다. 제 3 실시예는 제 1 실시예의 변형된 예일 수 있고, 이에 따라 제 1 실시예의 설명을 참조할 수 있다. 예를 들어, 도 23 및 도 24는 제 1 실시예의 도 11 및 도 12에 이어서 부가될 수 있다. 따라서, 제 2 실시예는 제 1 실시예의 도 5 내지 도 18을 참조할 수 있고, 중복된 부분에 대한 설명은 생략된다.
도 5 내지 도 12에 도시된 바와 같이, 복수의 스토리지 노드 전극(140)들 및 셀영역(C) 상의 몰드 절연막(130) 부분 상을 덮는 캡핑막(145)이 형성될 수 있다.
도 23 및 도 24를 참조하면, 캡핑막(145) 및 몰드 절연막(130)의 적어도 상부 부분을 각각 관통하고 복수의 스토리지 노드 전극(140)들 사이의 적어도 일부분에 배치되는 복수의 콘택홀(155)들이 형성될 수 있다. 예를 들어, 복수의 콘택홀(155)들은 캡핑막(145) 및 몰드 절연막(130)을 관통하여 식각 정지막(115)을 노출할 수 있다. 다만, 복수의 콘택홀(155)들은 몰드 절연막(130)의 중간 부분까지만 형성되고, 이에 따라 몰드 절연막(130)이 콘택홀(155)들로부터 노출될 수도 있다.
도면에 도시된 바와 같이, 콘택홀(155)들은 인접하는 스토리지 노드 전극(140)들의 가운데에 배치될 수 있다. 다만, 콘택홀(155)들의 수는 제한되지 않고, 이에 따라 인접하는 스토리지 노드 전극(140)들 사이의 일부분에만 콘택홀(155)들이 형성될 수 있다. 콘택홀(155)들은 스토리지 노드 전극(140)들과 접하도록 오정렬될 수도 있다. 다만, 오정렬이 발생된 경우에도, 콘택홀(155)들의 형성 단계에서 스토리지 노드 전극(140)들은 식각되지 않도록 식각 선택비가 조절될 수 있다. 콘택홀(155)들의 단면적은 적어도 스토리지 노드 전극(140)들의 바닥부(140a)의 단면적 보다는 작을 수 있다.
도 13 내지 도 18에 도시된 바와 같이, 몰드 절연막(130) 및 캡핑막(145)이 제거되고, 복수의 스토리지 노드 전극(140)들의 측벽부(140b)가 노출될 수 있다.
이어서, 제 1 실시예에서 설명한 바와 같이, 반도체 메모리 소자의 종류에 따라서 후속 단계들이 이어질 수 있다.
제 3 실시예는 제 1 실시예에 따른 장점을 모두 갖고, 나아가 제 1 실시예에 비해 몰드 절연막(130)의 식각 효율 및 식각 속도를 더 높일 수 있다. 보다 구체적으로 보면, 복수의 콘택홀들(155)은 몰드 절연막(130)의 식각 단계에서 식각 용액이 침투할 수 있는 경로를 제공한다. 이에 따라, 주변영역(P)뿐만 아니라 콘택홀(155)에서 식각이 동시에 시작될 수 있어, 식각 효율 및 식각 속도가 제 1 실시예에 비해서 높아질 수 있다.
제 4 실시예
도 25 및 도 26을 참조하여, 본 발명의 제 4 실시예에 따른 반도체 메모리 소자의 제조 방법이 설명될 수 있다. 제 4 실시예는 제 1 내지 제 3 실시예의 변형된 예일 수 있고, 이에 따라 제 1 내지 제 3 실시예의 설명을 참조할 수 있다. 예를 들어, 도 25 및 도 26은 제 2 실시예의 도 19 내지 도 22 및 제 3 실시예의 도 23 및 도 24를 참조할 수 있다. 또한, 제 4 실시예는 도 5 내지 도 10 및 도 13 도 26을 참조할 수 있고, 중복된 부분에 대한 설명은 생략된다.
도 5 내지 도 10에 도시된 바와 같이, 복수의 콘택 플러그(120)들의 일부분과 연결된 복수의 스토리지 노드 전극(140)들이 몰드 절연막(140) 내의 복수의 스토리지 노드 전극용 홀(135)들의 내부 표면상에 형성된다.
도 19 내지 22에 도시된 바와 같이, 측벽부(140b)의 외측면 상부 부분(142) 이 노출된 복수의 스토리지 노드 전극(140)들 및 셀영역(C) 상의 몰드 절연막(130) 부분 상을 덮는 캡핑막(145')이 형성된다.
도 25 및 도 26을 참조하면, 캡핑막(145) 및 소정 두께만큼 식각된 몰드 절연막(130)의 적어도 상부 부분을 각각 관통하고 복수의 스토리지 노드 전극(140)들 사이의 적어도 일부분에 배치되는 복수의 콘택홀(155)들이 형성될 수 있다. 콘택홀(155)들의 형성에 관해서는 제 3 실시예의 도 23 및 도 24를 더 참조할 수 있다.
도 13 내지 도 18에 도시된 바와 같이, 몰드 절연막(130) 및 캡핑막(145')이 제거되고, 복수의 스토리지 노드 전극(140)들의 측벽부(140b)가 노출될 수 있다.
이어서, 제 1 실시예에서 설명한 바와 같이, 반도체 메모리 소자의 종류에 따라서 후속 단계들이 이어질 수 있다.
제 4 실시예는 제 1 내지 제 3 실시예의 장점을 모두 포함할 수 있다. 즉, 몰드 절연막(130) 및 캡핑막(145)을 제거하여 스토리지 노드 전극(140)들의 상부 및 측벽을 노출하는 동안, 스토리지 노드 전극(140)들 사이의 브릿지 발생은 종래 보다 크게 억제될 수 있다. 또한, 스토리지 노드 전극(140)들의 하부 물질, 예컨대 콘택 플러그(120)들 내 보이드 생성이 억제될 수 있다. 그러므로, 본 발명에 따른 스토리지 노드 전극(140)은 종래 보다 높은 밀도로 배치되고, 종래 보다 높은 높이를 가질 수 있다.
실험예
도 27 내지 도 30은 본 발명의 실험예를 보여주는 단면 주사전자 현미경 사진들이다. 도 27 내지 도 30은 제 1 실시예의 도 13 내지 도 16의 단계에 대응할 수 있다. 다만, 도 27 내지 도 30에서 몰드 절연막(230)은 제 2 실시예에서의 도 20에서와 같이 소정 두께만큼 식각되었다.
도 27을 참조하면, 캡핑막(245')은 포토레지스트층으로 형성되었다. 캡핑막(245')은 복수의 스토리지 노드 전극(240)을 덮고 있다. 몰드 절연막(230)은 플라즈마 CVD법을 이용하여 TEOS 산화막으로 형성되었다. 반도체 기판(205)의 주변영역 상의 몰드 절연막(230)은 도 14에 도시된 바와 같이 소정 두께만큼 식각되었다.
도 28은 몰드 절연막(230)이 제거되고 있는 과정을 보여준다. 몰드 절연막(230)에 대한 식각은 LAL 용액을 이용하여 수행되었다. 경계선(260) 위에서는 스토리지 노드 전극(240)들의 측벽이 노출되고, 경계선(260) 아래 부분에서는 몰드 절연막(230)이 아직 제거되지 않았다. 몰드 절연막(230)에 대한 습식 식각이, 위에서 아래 방향으로 그리고 오른쪽에서 왼쪽으로 진행됨에 따라, 식각이 진행되는 경계선(260)은 사선 모양을 나타내고 있다.
도 29를 참조하면, 습식 식각 시간이 더 경과함에 따라, 몰드 절연막(도 28의 230 참조)이 모두 제거되고, 스토리지 노드 전극(240)들의 측벽이 모두 노출되었다. 도면에 도시된 바와 같이, 몰드 절연막(230)이 제거되는 동안, 스토리지 노드 전극(240)들이 캡핑막(245')에 의해 잘 지지되고 있는 것을 알 수 있다.
도 30을 참조하면, 습식 시간이 과도하거나 습식 용액의 식각 속도가 너무 빠른 경우, 스토리지 노드 전극(240)들이 반도체 기판(205)으로부터 떨어져 나가는 것이 관찰된다. 따라서, 몰드 절연막(230)을 식각하기 위한 습식 시간 및 습식 용액의 식각 속도는 적절하게 조절될 필요가 있다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 메모리 소자의 제조 방법에 따르면, 스토리지 노드 전극들의 상부 및 측벽을 노출하는 동안, 스토리지 노드 전극들 사이의 브릿지 발생이 종래 보다 크게 억제될 수 있다. 그러므로, 본 발명에 따른 스토리지 노드 전극들은 종래 보다 높은 밀도로 배치되고, 종래 보다 높은 높이를 가질 수 있다. 그 결과 반도체 메모리 소자, 예컨대 디램은 더욱 고집적화 되고 고용량화 될 수 있다.
나아가, 몰드 절연막의 제거 동안에 식각 용액에 의한 갈바닉 부식(galvanic corrosion)이 억제될 수 있다. 왜냐하면, 스토리지 노드 전극의 상부가 캡핑막에 의해 덮여 있어, 식각 용액이 종래와 같이 스토리지 노드 전극의 바닥부로 침투할 수 없기 때문이다. 이에 따라, 스토리지 노드 전극의 하부 물질, 예컨대 콘택 플러그들 내 보이드 생성이 억제될 수 있다.

Claims (38)

  1. 반도체 기판 상에, 상기 반도체 기판의 일부분 상에 배치된 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성하는 단계;
    상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성하는 단계;
    상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 일부분 상의 상기 몰드 절연막 부분 상을 덮고 상기 반도체 기판의 다른 부분 상의 몰드 절연막 부분 상을 노출하는 캡핑막을 형성하는 단계;
    상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계; 및
    상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계는,
    상기 캡핑막으로부터 노출된 상기 몰드 절연막 부분을 상기 캡핑막에 대해서 선택적으로 소정 깊이만큼 제거하여 상기 캡핑막 아래의 상기 몰드 절연막 부분의 측벽의 일부분을 노출하는 단계; 및
    상기 측벽의 일부분이 노출된 몰드 절연막을 습식 식각을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 몰드 절연막을 소정 깊이 만큼 제거하는 단계는 건식 식각을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 캡핑막은 상기 습식 식각 시 상기 몰드 절연막 및 상기 복수의 스토리지 노드 전극들에 대해서 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 캡핑막은 폴리실리콘층, 포토레지스트층 또는 원자 탄소층(ACL)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 건식 식각은 애싱 또는 화학적 건식 식각(CDE)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서, 상기 캡핑막은 포토레지스트층이고, 상기 건식 식각은 오전 증기를 이용한 포토레지스트 스트립법을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제 4 항에 있어서, 상기 몰드 절연막은 산화막을 포함하고, 상기 습식 식각은 희석된 HF 용액, BOE 용액, 또는 이들이 소정 비율로 배합된 혼합 용액을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 몰드 절연막의 형성 전에, 상기 반도체 기판 상에 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서, 상기 캡핑막의 형성 전에, 상기 몰드 절연막을 소정 깊이만큼 식각하여 상기 복수의 스토리지 노드 전극들의 측벽의 일부분을 상기 몰드 절연막으로부터 노출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서, 상기 몰드 절연막의 제거 전에, 상기 반도체 기판의 일부분 상의 상기 캡핑막 및 상기 몰드 절연막의 적어도 상부 부분을 각각 관통하고 상기 복수의 스토리지 노드 전극들 사이의 적어도 일부분에 배치되는 복수의 콘택홀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상에 배치된 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성하는 단계;
    상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성하는 단계;
    상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성하는 단계;
    상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계; 및
    상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계는,
    상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 상기 캡핑막에 대해서 선택적으로 소정 깊이만큼 제거하여 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분의 측벽의 일부분을 노출하는 단계; 및
    상기 측벽의 일부분이 노출된 몰드 절연막을 습식 식각을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  14. 제 13 항에 있어서, 상기 몰드 절연막을 소정 깊이 만큼 제거하는 단계는 건식 식각을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  15. 제 12 항에 있어서, 상기 캡핑막은 상기 습식 식각 시 상기 몰드 절연막 및 상기 복수의 스토리지 노드 전극들에 대해서 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 캡핑막은 폴리실리콘층, 포토레지스트층 또는 원자 탄소층(ACL)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 건식 식각은 애싱 또는 화학적 건식 식각(CDE)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 캡핑막은 포토레지스트층이고, 상기 건식 식각은 오전 증기를 이용한 포토레지스트 스트립법을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  19. 제 15 항에 있어서, 상기 몰드 절연막은 산화막을 포함하고, 상기 습식 식각은 희석된 HF 용액, BOE 용액, 또는 이들이 소정 비율로 배합된 혼합 용액을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  20. 제 12 항에 있어서, 상기 몰드 절연막 형성 전에, 상기 복수의 콘택 플러그들의 일부분을 노출하는 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  21. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상의 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성하는 단계;
    상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성하는 단계;
    상기 몰드 절연막을 소정 깊이만큼 식각하여, 상기 복수의 스토리지 노드 전 극들의 측벽의 일부분을 상기 몰드 절연막으로부터 노출하는 단계;
    상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성하는 단계;
    상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계; 및
    상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계는,
    상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 상기 캡핑막에 대해서 선택적으로 소정 깊이만큼 제거하여 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분의 측벽의 일부분을 노출하는 단계; 및
    상기 측벽의 일부분이 노출된 몰드 절연막을 습식 식각을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  23. 제 22 항에 있어서, 상기 몰드 절연막을 소정 깊이 만큼 제거하는 단계는 건 식 식각을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  24. 제 21 항에 있어서, 상기 캡핑막은 상기 습식 식각 시 상기 몰드 절연막 및 상기 복수의 스토리지 노드 전극들에 대해서 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  25. 제 24 항에 있어서, 상기 캡핑막은 폴리실리콘층, 포토레지스트층 또는 원자 탄소층(ACL)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  26. 제 25 항에 있어서, 상기 건식 식각은 애싱, 오존 증기를 이용한 포토레지스트 스트립 또는 화학적 건식 식각(CDE)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  27. 제 22 항에 있어서, 상기 몰드 절연막은 산화막을 포함하고, 상기 습식 식각은 희석된 HF 용액, BOE 용액, 또는 이들이 소정 비율로 배합된 혼합 용액을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  28. 제 21 항에 있어서, 상기 몰드 절연막 형성 전에, 상기 복수의 콘택 플러그들의 일부분을 노출하는 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  29. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상의 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 각각 노출하는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성하는 단계;
    상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성하는 단계;
    상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성하는 단계;
    상기 셀영역 상의 상기 캡핑막 및 상기 몰드 절연막의 적어도 상부 부분을 각각 관통하고, 상기 복수의 스토리지 노드 전극들 사이의 적어도 일부분에 배치되는 복수의 콘택홀들을 형성하는 단계;
    상기 복수의 콘택홀들이 형성된 상기 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계; 및
    상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소 자의 제조 방법.
  30. 제 29 항에 있어서, 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계는,
    상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 상기 캡핑막에 대해서 선택적으로 소정 깊이만큼 제거하여 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분의 측벽의 일부분을 노출하는 단계; 및
    상기 측벽의 일부분이 노출된 몰드 절연막을 습식 식각을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  31. 제 30 항에 있어서, 상기 몰드 절연막을 소정 깊이 만큼 제거하는 단계는 건식 식각을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  32. 제 29 항에 있어서, 상기 캡핑막은 상기 습식 식각 시 상기 몰드 절연막 및 상기 복수의 스토리지 노드 전극들에 대해서 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  33. 제 32 항에 있어서, 상기 캡핑막은 폴리실리콘층, 포토레지스트층 또는 원자 탄소층(ACL)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  34. 제 33 항에 있어서, 상기 건식 식각은 애싱, 오존 증기를 이용한 포토레지스트 스트립 또는 화학적 건식 식각(CDE)을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  35. 제 30 항에 있어서, 상기 몰드 절연막은 산화막을 포함하고, 상기 습식 식각은 희석된 HF 용액, BOE 용액, 또는 이들이 소정 비율로 배합된 혼합 용액을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  36. 제 29 항에 있어서, 상기 복수의 콘택홀들은 상기 캡핑막 및 상기 몰드 절연막을 관통하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  37. 제 29 항에 있어서, 상기 몰드 절연막 형성 전에, 상기 복수의 콘택 플러그들의 일부분을 노출하는 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  38. 셀영역 및 주변영역이 정의된 반도체 기판 상에, 상기 셀영역 상의 복수의 콘택 플러그들을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 적어도 상기 복수의 콘택 플러그들의 일부분을 노출하는 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 상기 복수의 콘택 플러그들의 일부분을 각각 노출하 는 복수의 스토리지 노드 전극용 홀들을 포함하는 몰드 절연막을 형성하는 단계;
    상기 복수의 스토리지 노드 전극용 홀들 내부의 표면상에, 상기 복수의 콘택 플러그들과 각각 전기적으로 연결되고 서로 분리된 복수의 스토리지 노드 전극들을 각각 형성하는 단계;
    상기 몰드 절연막을 소정 깊이만큼 식각하여 상기 복수의 스토리지 노드 전극들의 측벽의 일부분을 상기 몰드 절연막으로부터 노출하는 단계;
    상기 복수의 스토리지 노드 전극들 및 상기 반도체 기판의 셀영역 상의 상기 몰드 절연막 부분 상을 덮고, 상기 반도체 기판의 주변영역 상의 상기 몰드 절연막 부분을 노출하는 캡핑막을 형성하는 단계;
    상기 셀영역 상의 상기 캡핑막 및 상기 몰드 절연막의 적어도 상부 부분을 각각 관통하고, 상기 복수의 스토리지 노드 전극들 사이의 적어도 일부분에 배치되는 복수의 콘택홀들을 형성하는 단계;
    상기 복수의 콘택홀들이 형성된 몰드 절연막을 적어도 습식 식각을 이용하여 선택적으로 제거하여, 상기 캡핑막이 형성된 상기 복수의 스토리지 노드 전극들의 측벽을 노출하는 단계;
    상기 캡핑막을 건식 식각을 이용하여 제거하여 상기 복수의 스토리지 노드 전극들의 상부를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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