TWI814592B - 半導體裝置 - Google Patents

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TWI814592B TW111136777A TW111136777A TWI814592B TW I814592 B TWI814592 B TW I814592B TW 111136777 A TW111136777 A TW 111136777A TW 111136777 A TW111136777 A TW 111136777A TW I814592 B TWI814592 B TW I814592B
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李鐘旼
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括閘極結構、位元線結構、接觸插塞結構、第一電容器及第二電容器。閘極結構形成於包括胞元區及周邊電路區的基板中，且閘極結構中的每一者在第一方向上延伸。位元線結構形成於基板的胞元區上，且位元線結構中的每一者在第二方向上延伸。接觸插塞結構在第二方向上設置於基板上位元線結構之間。第一電容器分別形成於接觸插塞結構上。導電接墊形成於基板的周邊電路區上，且與基板電性絕緣。第二電容器形成於導電接墊上，且在第一方向及第二方向上設置。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張於2021年11月10日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0154156號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露的實施例是有關於一種半導體裝置。更具體而言，本揭露的實施例是有關於一種DRAM裝置。
在動態隨機存取記憶體(dynamic random access memory，DRAM)裝置中，胞元電容器(cell capacitor)可形成於胞元區中，且去耦電容器(decoupling capacitor)可形成於周邊電路區中。隨著DRAM裝置的整合度增加，每一胞元電容器必須具有越來越小的大小以使得更多胞元電容器能夠形成於胞元區中。然而，由於使用氟化氬(argon fluoride，ArF)作為曝光光線的ArF微影製程的解析度低，用於形成胞元電容器的開口可能無法藉由單一製程得到足夠小的大小。
因此，可實行雙圖案化製程來形成具有小的大小的胞元電容器。然而，可與胞元電容器同時形成的去耦電容器亦可具有 小的大小，且因此去耦電容器的下部電極的整個表面可能無法被充分利用，使得總電容可能減小。
本揭露的實施例提供一種具有增加的特性的半導體裝置。
根據本揭露的實施例，一種半導體裝置包括基板，所述基板包括胞元區及周邊電路區。閘極結構位於基板的胞元區上。閘極結構中的每一者可在與基板的上表面實質上平行的第一方向上延伸。位元線結構可形成於基板的胞元區上，且位元線結構中的每一者可在與基板的上表面實質上平行且與第一方向交叉的第二方向上延伸。接觸插塞結構可在第二方向上設置於基板上位元線結構之間。第一電容器可分別形成於接觸插塞結構上。導電接墊可形成於基板的周邊電路區上，且可與基板電性絕緣。第二電容器可形成於導電接墊上，且可排列在第一方向及第二方向上。
第一電容器中的每一者可包括：第一下部電極，具有第一杯形狀；第一介電圖案，位於第一下部電極的表面上且填充第一下部電極的第一杯形狀的內部空間；以及第一上部電極，位於第一介電圖案的表面上。第二電容器中的每一者可包括：第二下部電極，具有第二杯形狀；第二介電圖案，位於第二下部電極的表面上；以及第二上部電極，位於第二介電圖案的表面上。第二介電圖案及第二上部電極可填充第二下部電極的第二杯形狀的內部空間。
根據本揭露的實施例，一種半導體裝置包括基板，所述基板包括胞元區及周邊電路區。閘極結構位於基板的胞元區上。閘極結構中的每一者可在與基板的上表面實質上平行的第一方向上在胞元區中延伸。位元線結構可形成於基板的胞元區上，且位元線結構中的每一者可在與基板的上表面實質上平行且與第一方向交叉的第二方向上延伸。接觸插塞結構可在第二方向上設置於基板上位元線結構之間。第一電容器可分別形成於接觸插塞結構上。導電接墊可形成於基板的周邊電路區上，且可與基板電性絕緣。第二電容器可形成於導電接墊上，且可排列在第一方向及第二方向上。第一電容器中的每一者可包括：第一下部電極，具有第一杯形狀；第一介電圖案，位於第一下部電極的表面上；第一上部電極，位於第一介電圖案的表面上；第三上部電極，位於第一上部電極的表面上。第二電容器中的每一者可包括：第二下部電極，具有第二杯形狀；第二介電圖案，位於第二下部電極的表面上；第二上部電極，位於第二介電圖案的表面上；以及第四上部電極，位於第二上部電極的表面上。第二介電圖案、第二上部電極及第四上部電極可填充第二下部電極的第二杯形狀的內部空間。
根據本揭露的實施例，一種半導體裝置包括基板，所述基板包括胞元區及周邊電路區。閘極結構位於基板的胞元區上。閘極結構中的每一者可在與基板的上表面實質上平行的第一方向上在胞元區中延伸。位元線結構可形成於基板的胞元區上，且位 元線結構中的每一者可在與基板的上表面實質上平行且與第一方向交叉的第二方向上延伸。接觸插塞結構可在第二方向上設置於基板上位元線結構之間。第一電容器可分別形成於接觸插塞結構上。導電接墊可形成於基板的周邊電路區上，且可與基板電性絕緣。第二電容器可形成於導電接墊上，且可排列在第一方向及第二方向上。第一電容器中的每一者可包括：第一下部電極，具有柱形狀；第一介電圖案，位於第一下部電極的表面上；第一上部電極，位於第一介電圖案的表面上；以及第三上部電極，位於第一上部電極的表面上。第二電容器中的每一者可包括：第二下部電極，具有杯形狀；第二介電圖案，位於第二下部電極的表面上；第二上部電極，位於第二介電圖案的表面上；以及第四上部電極，位於第二上部電極的表面上。第二介電圖案、第二上部電極及第四上部電極可填充第二下部電極的杯形狀的內部空間。
在根據本揭露實施例的製造半導體裝置的方法中，可藉由極紫外線(extreme ultraviolet，EUV)微影製程分別在胞元區及周邊電路區上形成具有不同大小的開口，並且可分別在胞元區及周邊電路區上的開口中形成胞元電容器及去耦電容器。因此，胞元電容器可具有高的整合度且去耦電容器可具有增加的電容。
100:基板
103:第一主動圖案
105:第二主動圖案
110:隔離圖案結構
112:第一隔離圖案
114:第二隔離圖案
116:第三隔離圖案
120:第一閘極絕緣圖案
130:第一障壁圖案
140:第一導電圖案
150:第二導電圖案
160:第一閘極遮罩
170:第一閘極結構
180:第一絕緣層
185:第一絕緣圖案
190:第二絕緣層
195:第二絕緣圖案
200:第三絕緣層
205:第三絕緣圖案
210:絕緣層結構
215:絕緣圖案結構
220:第二閘極絕緣層
230:第一開口
240:第三導電層
245:第五導電圖案
247:第七導電圖案
250:第二障壁層
255:第三障壁圖案
257:第四障壁圖案
260:第四導電層
265:第六導電圖案
267:第八導電圖案
270:第一遮罩層
275:第一遮罩
277:第二遮罩
280:第二閘極絕緣圖案
290:第三導電圖案
300:第二障壁圖案
310:第四導電圖案
320:第二閘極遮罩
330:第二閘極結構
340:第一間隔件
345:第二間隔件
350:第三間隔件
355:第四間隔件
360:第一蝕刻終止層/蝕刻終止層
365:第一蝕刻終止圖案
370:第一層間絕緣層
380:第一頂蓋層
385:第一頂蓋圖案
395:位元線結構
400:第五間隔件
410:第四絕緣圖案
420:第五絕緣圖案
430:第六間隔件
440:第二開口
450:第七間隔件
460:第三間隔件結構
470:下部接觸插塞層
475:下部接觸插塞/接觸插塞結構
480:第二頂蓋圖案
490:第八間隔件
500:金屬矽化物圖案/接觸插塞結構
520:第五開口
530:第五障壁層
535:第五障壁層圖案
540:第二金屬層
545:第一金屬圖案
547:第七開口
549:上部接觸插塞/接觸插塞結構
550:第六障壁圖案
560:第二金屬圖案
570:第一接觸插塞
580:第八障壁圖案
585:第九障壁圖案
587:第十障壁圖案
590:第四金屬圖案
595:第五金屬圖案
597:第六金屬圖案
600:第一配線
605:第一導電接墊
607:第二導電接墊
620:第六絕緣層
630:第二蝕刻終止層
640:模製層
650:第八開口
655:第九開口
660:第一下部電極
665:第二下部電極
670:第一介電圖案
675:第二介電圖案
680:第一上部電極
685:第二上部電極
690:第三上部電極
695:第四上部電極
700:第一電容器
705:第二電容器
710:第二層間絕緣層
720:第三接觸插塞
725:第四接觸插塞
730:第二配線
735:第三配線
A-A'、B-B'、C-C'、D-D':線
D1:第一方向
D2:第二方向
D3:第三方向
I:第一區/胞元區
II:第二區/周邊電路區
W1:第一寬度
W2:第二寬度
圖1至圖42是示出根據本揭露實施例的製造半導體裝置的方法的平面圖及剖視圖。
圖43及圖44是示出根據本揭露實施例的第一電容器及第二電容器的剖視圖。
參照附圖閱讀以下詳細說明，將會更容易地理解根據本揭露實施例的切割精細圖案的方法、利用所述方法形成主動圖案的方法以及利用所述方法製造半導體裝置的方法的以上及其他態樣及特徵。應理解，儘管在本文中可能使用「第一(first)」、「第二(second)」及/或「第三(third)」等用語來闡述各種元件、組件、區、層及/或區段，然而該些元件、組件、區、層及/或區段不應受該些用語限制。該些用語僅用於區分一個元件、組件、區、層或區段與另一區、層或區段。因此，在不背離本揭露的教示內容的條件下，以下所論述的第一元件、組件、區、層或區段可被稱為第二或第三元件、組件、區、層或區段。
圖1至圖42是示出根據實例性實施例的製造半導體裝置的方法的平面圖及剖視圖。具體而言，圖1、圖4、圖9、圖13、圖20、圖24、圖29及圖35是平面圖，圖2、圖5、圖7、圖10、圖12、圖14、圖16、圖18、圖21、圖25至圖26、圖30、圖36及圖39是分別沿對應的平面圖的線A-A'截取的剖視圖，圖3、圖6、圖8、圖11、圖15、圖17、圖19、圖22至圖23、圖27、圖31、圖33、圖35、圖37及圖40中的每一者包括沿對應的平面圖的線B-B'及C-C'截取的橫截面，且圖28、圖32、圖34、圖38及圖41是分別沿對應的平面圖的線D-D'截取的剖視圖。圖42是示 出形成連接至去耦電容器的配線的方法的剖視圖。
下文中，在本說明書中(但未必在申請專利範圍中)，與基板100的上表面實質上平行且彼此實質上垂直的兩個方向可分別被稱為第一方向D1及第二方向D2，且與基板100的上表面實質上平行且關於第一方向D1及第二方向D2成銳角的方向可被稱為第三方向D3。然而，本揭露的實施例未必限於此。舉例而言，第一方向D1與第二方向D2可以各種不同的角度彼此交叉。
參照圖1至圖3，可在包括第一區I及第二區II的基板100上形成第一主動圖案103及第二主動圖案105，且可形成隔離圖案結構110以分別覆蓋第一主動圖案103的側壁及第二主動圖案105的側壁。
在實施例中，基板100可包含矽、鍺、矽鍺或者III-V族化合物半導體(例如GaP、GaAs或GaSb)。舉例而言，基板100可為絕緣體上矽(silicon-on-insulator，SOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。
基板100的第一區I可為其上形成有記憶體胞元的胞元區，且環繞基板100的第一區I的基板100的第二區II可為其上形成有用於驅動記憶體胞元的周邊電路圖案的周邊電路區。
在實施例中，可藉由移除基板100的上部部分以形成第一凹槽來形成第一主動圖案103及第二主動圖案105。第一主動圖案103可在第三方向D3上在基板100的第一區I中延伸，且多個第一主動圖案103可在第一方向D1、第二方向D2及/或第三方向 D3中的每一者上彼此間隔開。另外，多個第二主動圖案105可在第一方向D1及第二方向D2中的每一者上彼此間隔開，且圖1示出第二主動圖案105中的一些第二主動圖案105。然而，所述多個第一主動圖案103及第二主動圖案105的數目不限於圖1中所示的數目。
隔離圖案結構110可包括依序堆疊於第一凹槽的內壁上的第一隔離圖案至第三隔離圖案112、114及116。第一凹槽的位於基板100的第一區I中的一部分可具有相對小的寬度，且因此只有第一隔離圖案112可形成於第一凹槽的所述一部分中。然而，第一凹槽的位於基板100的第二區II中及/或第一區I與第二區II之間的一部分可具有相對大的寬度，且因此第一隔離圖案至第三隔離圖案112、114及116可形成於第一凹槽的此部分中。
在實施例中，第一隔離圖案112及第三隔離圖案116可具有例如氧化矽或類似氧化物等氧化物，且第二隔離圖案114可包含例如氮化矽或類似氮化物等氮化物。
可部分地移除位於基板100的第一區I中的第一主動圖案103及隔離圖案結構110以形成在第一方向D1上延伸的第二凹槽。
可在第二凹槽中形成第一閘極結構170。第一閘極結構170可包括：第一閘極絕緣圖案120，位於第二凹槽的底部及側壁上；第一障壁圖案130，位於第二凹槽的底部及下側壁上的第一閘極絕緣圖案120的一部分上；第一導電圖案140，位於第一障壁圖案130上且填充第二凹槽的下部部分；第二導電圖案150，位於第 一障壁圖案130及第一導電圖案140上；以及第一閘極遮罩160，位於第二導電圖案150的上表面及第一閘極絕緣圖案120的上部內側壁上且填充第二凹槽的上部部分。第一障壁圖案130、第一導電圖案140及第二導電圖案150可形成第一閘電極。
在實施例中，第一閘極絕緣圖案120可包含例如氧化矽或類似氧化物等氧化物，第一障壁圖案130可包含例如氮化鈦、氮化鉭等金屬氮化物，第一導電圖案140可包含金屬、金屬氮化物、金屬矽化物、經摻雜的複晶矽等，第二導電圖案150可包含經摻雜的複晶矽，且第一閘極遮罩160可包含例如氮化矽或類似氮化物等氮化物。
作為另外一種選擇，第一閘極結構170可不包括第一障壁圖案130，但可包括第一閘極絕緣圖案120、第一導電圖案140、第二導電圖案150及第一閘極遮罩160。在此實施例中，第一導電圖案140可包含例如氮化鈦或類似金屬氮化物等金屬氮化物。
在實施例中，第一閘極結構170可在第一方向D1上在基板100的第一區I上延伸，且多個第一閘極結構170可在第二方向D2上彼此間隔開。如圖1的實施例所示，第一閘極結構170的在第一方向D1上的端部部分可在第二方向D2上彼此對齊。
參照圖4至圖6，可在基板100的第一區I及第二區II上形成絕緣層結構210，可移除絕緣層結構210的位於基板100的第二區II上的一部分，且可對位於基板100的第二區II上的第二主動圖案105實行例如熱氧化製程以形成第二閘極絕緣層220。
絕緣層結構210可包括依序堆疊的第一絕緣層至第三絕緣層180、190及200。第一絕緣層180及第三絕緣層200可包含例如氧化矽或類似氧化物等氧化物，且第二絕緣層190可包含例如氮化矽或類似氮化物等氮化物。
作為另外一種選擇，位於基板100的第二區II上的絕緣層結構210之中的第二絕緣層190及第三絕緣層200可被移除，且保留於基板100的第二區II上的第一絕緣層180可用作第二閘極絕緣層220。在此實施例中，第二閘極絕緣層220不僅可形成於第二主動圖案105上，而且亦可形成於基板100的第二區II上的隔離圖案結構110上。
可對絕緣層結構210進行圖案化，且可使用經圖案化的絕緣層結構210作為蝕刻遮罩來部分地蝕刻第一主動圖案103、隔離圖案結構110及第一閘極結構170的第一閘極遮罩160以形成第一開口230。在實施例中，經圖案化的絕緣層結構210在平面圖中(例如，在第一方向D1及第二方向D2上界定的平面中)可具有圓形形狀或橢圓形形狀，且多個絕緣層結構210可在第一方向D1及第二方向D2上在基板100的第一區I上彼此間隔開。然而，本揭露的實施例未必限於此。絕緣層結構210中的每一者可在與基板100的上表面實質上垂直的垂直方向上與第一主動圖案103的在第三方向D3上的相對的端部部分交疊。
參照圖7及圖8，第三導電層240、第二障壁層250、第四導電層260及第一遮罩層270可在基板100的第一區I上依序 堆疊於絕緣層結構210、由第一開口230暴露出的第一主動圖案103、隔離圖案結構110及第一閘極結構170上，且可在基板100的第二區II上依序堆疊於第二閘極絕緣層220及隔離圖案結構110上，第三導電層240、第二障壁層250、第四導電層260及第一遮罩層270可形成導電結構層。第三導電層240可填充第一開口230。
在實施例中，第三導電層240可包含經摻雜的複晶矽，第二障壁層250可包含例如氮化鈦矽等金屬矽氮化物，第四導電層260可包含例如鎢等金屬，且第一遮罩層270可包含例如氮化矽等氮化物。然而，本揭露的實施例未必限於此。
參照圖9至圖11，可對導電結構層及第二閘極絕緣層220進行圖案化以在基板100的第二區II上形成第二閘極結構330。
第二閘極結構330可包括在與基板100的上表面實質上垂直的垂直方向上依序堆疊的第二閘極絕緣圖案280、第三導電圖案290、第二障壁圖案300、第四導電圖案310及第二閘極遮罩320，且第三導電圖案290、第二障壁圖案300及第四導電圖案310可形成第二閘電極。
第二閘極結構330可在垂直方向上在基板100的第二區II上與第二主動圖案105部分地交疊。圖9示出包括4個第二閘極結構330的實施例，所述4個第二閘極結構330中的每一者可在第一方向D1上延伸且在第二方向D2上彼此間隔開。然而，本揭露的實施例未必限於此。
在實施例中，導電結構層的位於與基板100的第二區II 相鄰的基板100的第一區I的邊緣部分上的一部分亦可被移除，且因此絕緣層結構210以及由第一開口230暴露出的第一主動圖案103的上表面、隔離圖案結構110的上表面及第一閘極結構170的上表面亦可被部分地暴露出。
可在第二閘極結構330的側壁上形成第一間隔件結構，且可在保留於基板100的第一區I上的導電結構層的側壁上形成第二間隔件結構。第一間隔件結構可包括在與基板100的上表面實質上平行的水平方向(例如，第一方向D1)上堆疊於第二閘極結構330的側壁上的第一間隔件340及第三間隔件350，且第二間隔件結構可包括在水平方向上堆疊於導電結構層的側壁上的第二間隔件345及第四間隔件355。
可藉由在基板100上形成第一間隔件層以覆蓋導電結構層及第二閘極結構330並對第一間隔件層進行各向異性蝕刻來形成第一間隔件340及第二間隔件345。可藉由在基板100上形成第二間隔件層以覆蓋導電結構層、第二閘極結構330以及第一間隔件340及第二間隔件345並對第二間隔件層進行各向異性蝕刻來形成第二間隔件345及第三間隔件350。
在實施例中，第一間隔件340及第二間隔件345可包含例如氮化矽或類似氮化物等氮化物，且第三間隔件350及第四間隔件355可包含例如氧化矽或類似氧化物等氧化物。
然而，第一間隔件結構及第二間隔件結構的結構可未必限於此，且第一間隔件結構及第二間隔件結構中的每一者可包括 單個間隔件或者依序堆疊的多於兩個間隔件。
在實施例中，可將雜質植入至與第二閘極結構330相鄰的第二主動圖案105的上部部分中以形成源極/汲極層，且第二閘極結構330及源極/汲極層可形成電晶體。然而，可不將雜質植入至與第二閘極結構330中的一或多者相鄰的第二主動圖案105的上部部分中，第二閘極結構330可為不用作電晶體的閘極的虛設閘極結構。
可在基板100上形成第一蝕刻終止層360以覆蓋導電結構層、第二閘極結構330、第一間隔件結構及第二間隔件結構以及隔離圖案結構110。在實施例中，第一蝕刻終止層360可包含例如氮化矽或類似氮化物等氮化物。
參照圖12，可在第一蝕刻終止層360上將第一層間絕緣層370形成至足夠高度，且可對第一層間絕緣層370進行平坦化直至暴露出第二閘極結構330的上表面及第一蝕刻終止層360的位於導電結構層上的一部分的上表面。
因此，第一層間絕緣層370可填充位於第二閘極結構330的側壁上的第一間隔件結構之間的空間以及位於第二閘極結構330的側壁上的第一間隔件結構與位於導電結構層的側壁上的第二間隔件結構之間的空間。然後，可在蝕刻終止層360及第一層間絕緣層370上設置第一頂蓋層380。
在實施例中，第一層間絕緣層370可包含例如氧化矽或類似氧化物等氧化物，且第一頂蓋層380可包含例如氮化矽或類 似氮化物等氮化物。
參照圖13至圖15，可蝕刻第一頂蓋層380的位於基板100的第一區I上的一部分以形成第一頂蓋圖案385，且可使用第一頂蓋圖案385作為蝕刻遮罩來依序蝕刻第一蝕刻終止層360、第一遮罩層270、第四導電層260、第二障壁層250及第三導電層240。
在實施例中，第一頂蓋圖案385可在第二方向D2上在基板100的第一區I上延伸，且多個第一頂蓋圖案385可被形成為在第一方向D1上彼此間隔開。第一頂蓋層380可保留於基板100的第二區II上。
藉由蝕刻製程，在基板100的第一區I上，可在第一開口230上依序堆疊第五導電圖案245、第三障壁圖案255、第六導電圖案265、第一遮罩275、第一蝕刻終止圖案365及第一頂蓋圖案385，且可(例如，在第一方向D1上)在絕緣層結構210的位於第一開口230之外的位置處的第二絕緣層190上依序堆疊第三絕緣圖案205、第五導電圖案245、第三障壁圖案255、第六導電圖案265、第一遮罩275、第一蝕刻終止圖案365及第一頂蓋圖案385。
在下文中，依序堆疊的第五導電圖案245、第三障壁圖案255、第六導電圖案265、第一遮罩275、第一蝕刻終止圖案365及第一頂蓋圖案385可被稱為位元線結構395。在實施例中，位元線結構395可在第二方向D2上在基板100的第一區I上延伸，且多個位元線結構395可在第一方向D1上彼此間隔開。在實施例中，位元線結構395可接觸第一主動圖案103中對應的第一主動 圖案103的中央上表面(例如，在第三方向D3上)。
可在第一方向D1上在與基板100的第二區II相鄰的基板100的第一區I的一部分上形成虛設位元線結構，虛設位元線結構包括依序堆疊且在第二方向D2上延伸的第七導電圖案247、第四障壁圖案257、第八導電圖案267及第二遮罩277，且第一蝕刻終止層360可保留於第二閘極結構330、虛設位元線結構、第一間隔件結構及第二間隔件結構、絕緣層結構210的一部分以及隔離圖案結構110上。另外，第一頂蓋層380可保留於第一蝕刻終止層360的位於第二閘極結構330的上表面及虛設位元線結構的上表面以及第一層間絕緣層370上的部分上。
參照圖16及圖17，可在基板100上形成第五間隔件層以覆蓋位元線結構395的側壁、虛設位元線結構的側壁及第一頂蓋層380的側壁，且可在第五間隔件層上依序形成第四絕緣層及第五絕緣層。
第五間隔件層亦可覆蓋位於第二絕緣層190與位元線結構395之間的第三絕緣圖案205的側壁，且第五絕緣層可填充第一開口230。
在實施例中，第五間隔件層可包含例如氮化矽或類似氮化物等氮化物，第四絕緣層可包含例如氧化矽或類似氧化物等氧化物，且第五絕緣層可包含例如氮化矽或類似氮化物等氮化物。
可藉由蝕刻製程來蝕刻第四絕緣層及第五絕緣層。在實施例中，可藉由使用包含亞磷酸(H3PO4)、SC1、氟化氫(HF) 的蝕刻溶液的濕法蝕刻製程來實行蝕刻製程，且可移除第四絕緣層及第五絕緣層的除了位於第一開口230中的一部分之外的其他部分。因此，第五間隔件層的整個表面的大部分(例如除了其位於第一開口230中的一部分之外的整個表面)可被暴露出，且第四絕緣層及第五絕緣層的保留於第一開口230中的部分可分別形成第四絕緣圖案410及第五絕緣圖案420。
可在第五間隔件層的被暴露出的表面以及位於第一開口230中的第四絕緣圖案410及第五絕緣圖案420上形成第六間隔件層，且可對第六間隔件層進行各向異性蝕刻以在第五間隔件層的表面以及第四絕緣圖案410及第五絕緣圖案420上形成第六間隔件430，以覆蓋位元線結構395的側壁。第六間隔件層亦可形成於虛設位元線結構的側壁上。在實施例中，第六間隔件層可包含例如氧化矽或類似氧化物等氧化物。
可使用第一頂蓋圖案385及第六間隔件430作為蝕刻遮罩來實行乾法蝕刻製程以形成暴露出第一主動圖案103的上表面的第二開口440。隔離圖案結構110的第一隔離圖案112的上表面及第一閘極遮罩160的上表面亦可由第二開口440暴露出。
藉由乾法蝕刻製程，可移除第五間隔件層的位於第一頂蓋圖案385的上表面、第二絕緣層190的上表面及第一頂蓋層的上表面上的部分，且因此可形成覆蓋位元線結構395的側壁的第五間隔件400。第五間隔件400亦可覆蓋虛設位元線結構的側壁。
另外，在乾法蝕刻製程期間，可部分地移除第一絕緣層 180及第二絕緣層190，使得第一絕緣圖案185及第二絕緣圖案195可保留於位元線結構395之下。依序堆疊於位元線結構395之下的第一絕緣圖案至第三絕緣圖案185、195及205可形成絕緣圖案結構215。
參照圖18及圖19，可在第一頂蓋圖案385的上表面、第一頂蓋層380的上表面、第六間隔件430的外側壁、第四絕緣圖案410的上表面的一些部分及第五絕緣圖案420的上表面的一些部分以及由第二開口440暴露出的第一主動圖案103的上表面、第一隔離圖案112的上表面及第一閘極遮罩160的上表面上形成第七間隔件層，並且可對第七間隔件層進行各向異性蝕刻以形成覆蓋位元線結構395的側壁的第七間隔件450。在實施例中，第七間隔件層可包含例如氮化矽或類似氮化物等氮化物。
在水平方向上自位於基板100的第一區I上的位元線結構395的側壁依序堆疊的第五間隔件至第七間隔件400、430及450可被稱為第三間隔件結構460。
可在基板100的第一區I上形成下部接觸插塞層470以填充第二開口440，且可對下部接觸插塞層470進行平坦化直至暴露出第一頂蓋圖案385的上表面及第一頂蓋層380的上表面。
在實施例中，下部接觸插塞層470可在第二方向D2上延伸，且多個下部接觸插塞層470可在第一方向D1上藉由位元線結構395而彼此間隔開。在實施例中，下部接觸插塞層470可包含經摻雜的複晶矽或類似材料。
參照圖20至圖22，可在第一頂蓋圖案385、第一頂蓋層380及下部接觸插塞層470上形成具有第三開口的第三遮罩，第三開口中的每一者可在第一方向D1上在基板100的第一區I上延伸，在第二方向D2上彼此間隔開，並且可使用第三遮罩作為蝕刻遮罩來對下部接觸插塞層470實行蝕刻製程。
在實施例中，第三開口中的每一者可在垂直方向上與位於基板100的第一區I上的第一閘極結構170交疊。隨著蝕刻製程的實行，可形成第四開口以暴露出位於基板100的第一區I上的位元線結構395之間的第一閘極結構170的第一閘極遮罩160的上表面。
在移除第三遮罩之後，可在基板100的第一區I上形成第二頂蓋圖案480以填充第四開口。在實施例中，第二頂蓋圖案480可包含例如氮化矽或類似氮化物等氮化物。在實施例中，第二頂蓋圖案480可在第一方向D1上在位元線結構395之間延伸，並且多個第二頂蓋圖案480可在第二方向D2上彼此間隔開。
因此，在第二方向D2上在位於基板100的第一區I上的位元線結構395之間延伸的下部接觸插塞層470可被第二頂蓋圖案480劃分成在第二方向D2上彼此間隔開的多個下部接觸插塞475。
參照圖23，可移除下部接觸插塞475的上部部分以暴露出位於位元線結構395的側壁上的第三間隔件結構460的上部部分，且可移除被暴露出的第三間隔件結構460的第六間隔件430 的上部部分及第七間隔件450的上部部分。
可進一步實行回蝕製程以移除下部接觸插塞475的上部部分。因此，下部接觸插塞475的上表面可低於第六間隔件430的最上表面及第七間隔件450的最上表面。
可在位元線結構395、第三間隔件結構460、第二頂蓋圖案480、第一頂蓋層380及下部接觸插塞475上形成第八間隔件層，且可對第八間隔件層進行各向異性蝕刻以使得第八間隔件490可被形成為在第一方向D1上覆蓋位元線結構395的相對的側壁中的每一者上的第三間隔件結構460，且下部接觸插塞475的上表面可不被第八間隔件490覆蓋而是可被暴露出。
可在下部接觸插塞475的被暴露出的上表面上形成金屬矽化物圖案500。在實施例中，可藉由在第一頂蓋圖案385及第二頂蓋圖案480、第一頂蓋層380、第八間隔件490及下部接觸插塞475上形成金屬層，對金屬層進行熱處理以及移除金屬層的未反應部分來形成金屬矽化物圖案500。在實施例中，金屬矽化物圖案500可包含矽化鈷、矽化鎳、矽化鈦等。
參照圖24及圖25，可在第一頂蓋圖案385及第二頂蓋圖案480、第八間隔件490、金屬矽化物圖案500及下部接觸插塞475上形成第一犧牲層，且可對第一犧牲層的上部部分進行平坦化直至暴露出第一頂蓋圖案385的上表面及第二頂蓋圖案480的上表面以及第一頂蓋層380的上表面。
在實施例中，第一犧牲層可包含SOH、ACL等。
可形成第五開口520以暴露出第一導電圖案140，第五開口520延伸穿過第一頂蓋層380的位於基板100的第一區I與第二區II之間的邊界上的一部分以及位於第一頂蓋層380的所述一部分之下的第一層間絕緣層370、第一蝕刻終止層360、絕緣層結構210、第一閘極遮罩160、第二導電圖案150及隔離圖案結構110。第五開口520亦可暴露出位於第一導電圖案140的側壁上的第一障壁圖案130及第一閘極絕緣圖案120。
另外，亦可形成第六開口以暴露出第二閘極結構330之間的第二主動圖案105的上表面，第六開口延伸穿過第一頂蓋層380的位於基板100的第二區II上的一部分、及位於第一頂蓋層380的所述一部分之下的第一層間絕緣層370以及第一蝕刻終止層360。然而，第六開口可在位於用作電晶體的閘極的第二閘極結構330之間的第二主動圖案105的上部部分處暴露出源極/汲極層的上表面，且可不形成於作為虛設閘極結構的第二閘極結構330之間。
參照圖26至圖28，可例如藉由灰化製程及/或剝除製程來移除第一犧牲層，且可在位於基板100的第一區I上的第一頂蓋圖案385及第二頂蓋圖案480、第八間隔件490、金屬矽化物圖案500及下部接觸插塞475以及第一頂蓋層380、第五開口520的側壁以及由第五開口520暴露出的第一導電圖案140、第一障壁圖案130、第一閘極絕緣圖案120及隔離圖案結構110以及由第六開口暴露出的源極/汲極層上形成第五障壁層。第二金屬層540可 形成於第五障壁層530上以填充位元線結構395、第五開口520與第六開口之間的空間。
在實施例中，第五障壁層530可包含例如氮化鈦、氮化鉭等金屬氮化物，且第二金屬層540可包含例如鎢等金屬。
可進一步對第二金屬層540的上部部分實行平坦化製程。在實施例中，平坦化製程可包括化學機械拋光(chemical mechanical polishing，CMP)及/或回蝕製程。
參照圖29至圖32，可對第二金屬層540及第五障壁層530進行圖案化。
因此，可在基板100的第一區I上形成上部接觸插塞549，可在基板100的第一區I與第二區II之間的邊界上形成第一配線600，可在基板100的第二區II上形成第一導電接墊605，且可在第一方向D1上在與基板100的第二區II相鄰的第一區I的一部分上形成第二導電接墊607。第一導電接墊605可與基板100電性絕緣。可在上部接觸插塞549、第一配線600與第一導電接墊605及第二導電接墊607之間形成第七開口547。
可藉由不僅移除第二金屬層540及第五障壁層530且亦移除第一頂蓋圖案385及第二頂蓋圖案480、第一頂蓋層380、第三間隔件結構460、第八間隔件490、第一蝕刻終止層360、第一蝕刻終止圖案365、第一遮罩275、第二閘極遮罩320以及第一間隔件結構及第二間隔件結構來形成第七開口547。
隨著第七開口547形成，第二金屬層540及第五障壁層 可轉變成第一金屬圖案545及覆蓋第一金屬圖案545的下表面的第五障壁層圖案535，第一金屬圖案545及第五障壁層圖案535可形成上部接觸插塞549。在實施例中，多個上部接觸插塞549可被形成為在第一方向D1及第二方向D2中的每一者上彼此間隔開，且可在平面圖中(例如，在第一方向D1及第二方向D2上界定的平面中)以蜂巢圖案或晶格圖案排列。然而，本揭露的實施例未必限於此且圖案的形狀可改變。上部接觸插塞549中的每一者在平面圖中可具有圓形形狀、橢圓形形狀或多邊形形狀。然而，本揭露的實施例未必限於此。
依序堆疊於基板100的第一區I上的下部接觸插塞475、金屬矽化物圖案500及上部接觸插塞549可形成接觸插塞結構(在本文中被稱為「接觸插塞結構(contact plug structures)」)。
第一配線600可包括第四金屬圖案590及覆蓋第四金屬圖案590的下表面的第八障壁圖案580，且第一導電接墊605可包括第五金屬圖案595及覆蓋第五金屬圖案595的下表面的第九障壁圖案585。可在第五開口520中形成包括第二金屬圖案560及第六障壁圖案550的第一接觸插塞570，且可在第六開口中形成包括第三金屬圖案及第七障壁圖案的第二接觸插塞。第二導電接墊607可包括第六金屬圖案597及覆蓋第六金屬圖案597的下表面的第十障壁圖案587。
在實施例中，第一配線600可在第一方向D1上自基板100的第一區I與第二區II之間的邊界朝基板100的第二區II延 伸，且多條第一配線600可在第二方向D2上彼此間隔開。在實施例中，第一配線600可在垂直方向上與第五開口520交疊，且第一配線600中的至少一者可在垂直方向上與第六開口交疊。
因此，第一配線600可經由第一接觸插塞570而與第一導電圖案140連接，且可將電性訊號施加至第一閘極結構170。另外，第一配線600可經由第二接觸插塞而與第二主動圖案105的上部部分處的源極/汲極層連接，且可將電性訊號施加至源極/汲極層。
在實施例中，位於基板100的第二區II的一部分上的第一導電接墊605中相鄰的兩個第一導電接墊605可形成一對第一導電接墊，且多對第一導電接墊可在第一方向D1及第二方向D2中的每一者上彼此間隔開。圖29中示出一對第一導電接墊。
第二導電接墊607可在垂直方向上與虛設位元線結構交疊。
在一些實施例中，可移除被暴露出的第六間隔件430以形成連接至第七開口547的空氣隙。舉例而言，在實施例中，第六間隔件430可藉由濕法蝕刻製程而被移除。然而，本揭露的實施例未必限於此。
參照圖33及圖34，可形成第六絕緣層620以填充第七開口547，且可在第六絕緣層620、上部接觸插塞549、第一配線600以及第一導電接墊605及第二導電接墊607上形成第二蝕刻終止層630。
在實施例中，第六絕緣層620可包含例如氮化矽或類似氮化物等氮化物，且第二蝕刻終止層630可包含例如氮化矽硼、碳氮化矽等氮化物。
在形成與第七開口547連接的空氣隙的實施例中，第六絕緣層620可被形成為包含具有低間隙填充特性的材料，且因此所述空氣隙可不被第六絕緣層620填充而是保留下來。
參照圖35至圖38，可在第二蝕刻終止層630上形成模製層640，且可對模製層640的一部分及位於模製層640之下的第二蝕刻終止層630的一部分進行蝕刻以形成分別部分地暴露出上部接觸插塞549及第一導電接墊605的第八開口650及第九開口655。
由於在平面圖中所述多個上部接觸插塞549在第一方向D1及第二方向D2中的每一者上以蜂巢圖案或晶格圖案彼此間隔開，因此在平面圖中，分別暴露出所述多個上部接觸插塞549的多個第八開口650可在第一方向D1及第二方向D2中的每一者上以蜂巢圖案或晶格圖案彼此間隔開。
在實施例中，在平面圖中，多個第九開口655可在第一方向D1及第二方向D2中的每一者上在第一導電接墊605中的每一者上以蜂巢圖案或晶格圖案彼此間隔開。在實施例中，在平面圖中，第九開口655中的每一者可具有圓形形狀、橢圓形形狀、多邊形形狀等。
在實施例中，可藉由使用極紫外線(EUV)作為曝光光 線的EUV微影製程對模製層640進行蝕刻來實行形成第八開口650及第九開口655的製程。因此，與使用氟化氬(ArF)作為曝光光線的ArF微影製程相比較，可藉由單一圖案化製程而不利用雙圖案化技術(double patterning technology，DPT)將第八開口650及第九開口655形成為具有小的大小。
在藉由解析度相對低的ArF微影製程形成具有所期望的小的大小的第八開口650及第九開口655的比較實施例中，則必須利用DPT代替單一蝕刻製程，且必須藉由原子層沈積(atomic layer deposition，ALD)製程形成間隔件層以使用間隔件層作為蝕刻遮罩。然而，間隔件層可被形成為具有均勻的厚度，且在各自不同的部分處形成具有不同厚度的間隔件層並不容易。因此，若第八開口650及第九開口655藉由相同的蝕刻製程分別形成於基板100的第一區I及第二區II上，則第八開口650與第九開口655可具有相同的大小。
由於半導體裝置已經被高度積體化，因此大量電容器形成於基板100的第一區I上，且第八開口650需要具有小的大小以形成盡可能多的電容器。因此，可藉由與第八開口650相同的製程而形成的第九開口655亦可具有小的大小。
然而，若第九開口655具有小的大小，則第九開口655中的第二下部電極665(參照圖41)可具有柱形狀(參照圖43)而不是中空圓柱形形狀或杯形狀，或者第二上部電極685(參照圖41)可不完全覆蓋具有中空圓柱形形狀或杯形狀的第二下部電極 665的表面。因此，包括第二下部電極665的第二電容器705(參照圖41)可具有相對小的電容。
然而，在實施例中，可透過具有相對大的解析度的EUV微影製程而不是利用DPT藉由用於模製層640的單一蝕刻製程來形成第八開口650及第九開口655，且因此，即使第八開口650具有第一寬度W1，第九開口655亦可具有大於第一寬度W1的第二寬度W2。
參照圖39至圖41，可在第八開口650的側壁及第九開口655的側壁、上部接觸插塞549及第一導電接墊605的被暴露出的上表面以及模製層上形成下部電極層，可在下部電極層上形成第二犧牲層以填充第八開口650及第九開口655，且可對下部電極層及第二犧牲層進行平坦化直至暴露出模製層的上表面以劃分下部電極層。
因此，具有杯形狀的第一下部電極660及第二下部電極665可分別形成於第八開口650及第九開口655中。在實施例中，第一下部電極660及第二下部電極665可包含金屬、金屬氮化物、金屬矽化物、經摻雜的複晶矽等。然而，本揭露的實施例未必限於此。
在實施例中，可藉由使用蝕刻溶液(例如，LAL)的濕法蝕刻製程來移除第二犧牲層及模製層640。
可在第一下部電極660的表面及第二下部電極665的表面以及第二蝕刻終止層630的表面上形成介電層。在實施例中， 具有相對小的大小的第八開口650可完全被介電層填充，且具有相對大的大小的第九開口655可不完全被介電層填充。在實施例中，介電層可包含金屬氧化物。然而，本揭露的實施例未必限於此。
可在介電層上形成第一上部電極層，且第一上部電極層可不完全填充第九開口655。舉例而言，第一上部電極層可包括形成於基板100的第一區I上的第一上部電極680及形成於基板100的第二區II上的第二上部電極685，第二上部電極685可不完全填充第九開口655。在實施例中，第一上部電極層可包含金屬、金屬氮化物、金屬矽化物等。然而，本揭露的實施例未必限於此。
可在第一上部電極層上形成第二上部電極層，且第二上部電極層可填充第九開口655的剩餘部分。舉例而言，第二上部電極層可包括形成於基板100的第一區I上的第三上部電極690及形成於基板100的第二區II上並填充第九開口655的剩餘部分的第四上部電極695。在實施例中，第二上部電極層可包含摻雜有p型雜質(例如硼)的矽鍺。然而，本揭露的實施例未必限於此。
可對第二上部電極層進行圖案化，且亦可對第一上部電極層及介電層進行圖案化以暴露出第二蝕刻終止層630。
因此，可在基板100的第一區I上形成包括第一下部電極660、第一介電圖案670、第一上部電極680及第三上部電極690的第一電容器結構，且多個第一下部電極660(例如在平面圖中呈蜂巢圖案或晶格圖案)可彼此間隔開。所述多個第一下部電極660 中的每一者以及第一介電圖案670的部分、第一上部電極680的部分及第三上部電極690的部分可被稱為第一電容器700。因此，多個第一電容器700可在第一方向D1及第二方向D2中的每一者上在基板100的第一區I上彼此間隔開。
另外，可在基板100的第二區II上形成包括第二下部電極665、第二介電圖案675、第二上部電極685及第四上部電極695的第二電容器結構，且多個第二下部電極665(例如在平面圖中呈蜂巢圖案或晶格圖案)可彼此間隔開。所述多個第二下部電極665中的每一者以及第二介電圖案675的部分、第二上部電極685的部分及第四上部電極695的部分可被稱為第二電容器705。因此，多個第二電容器705可被排列成在第一方向D1及第二方向D2中的每一者上在基板100的第二區II上彼此間隔開。
在實施例中，多個第二電容器結構可在基板100的第二區II上彼此間隔開。在實施例中，多個第二電容器705可形成於第一導電接墊605中的每一者上，且位於一對第一導電接墊605上的第二電容器705可共享第二介電圖案675、第二上部電極685及第四上部電極695(參照圖42)。包括位於基板100的第二區II上的一對第一導電接墊605上的多個第二電容器705的第二電容器結構可形成去耦電容器。
參照圖42，可分別在基板100的第一區I及第二區II上的第一電容器結構及第二電容器結構以及第二蝕刻終止層630上形成第二層間絕緣層710，第三接觸插塞720及第四接觸插塞725 可被形成為穿過第二層間絕緣層710以分別接觸一對第一導電接墊605的上表面，且第二配線730及第三配線735可被形成為分別接觸第三接觸插塞720的上表面及第四接觸插塞725的上表面。
在實施例中，第二層間絕緣層710可包含例如氧化矽或低介電常數(low-k)介電材料等氧化物，且第三接觸插塞720及第四接觸插塞725以及第二配線730及第三配線735可包含金屬、金屬氮化物、金屬矽化物等。然而，本揭露的實施例未必限於此。
在實施例中，可將源極電壓及接地電壓分別施加至第二配線730及第三配線735。
可在第二層間絕緣層710以及第二配線730及第三配線735上形成上部層間絕緣層及上部配線，使得可製造半導體裝置。
如以上所示出，可對模製層640實行解析度相對大的EUV微影製程，以在基板100的第一區I及第二區II上分別形成第八開口650及第九開口655，第八開口650及第九開口655用於形成第一電容器700及第二電容器705中所包括的第一下部電極660及第二下部電極665，且因此第八開口650及第九開口655可在不利用DPT的情況下具有不同的大小。
因此，只有第一下部電極660及第一介電圖案670可形成於具有相對小的大小的第八開口650中，而不僅第二下部電極665及第二介電圖案675可形成於具有相對大的大小的第九開口655中，而且第二上部電極685及第四上部電極695亦可形成於具有相對大的大小的第九開口655中。因此，具有杯形狀的第二下 部電極665的整個表面(除了其底表面)可用於電容器的一部分，使得包括第二下部電極665的第二電容器705可具有大的電容。
包括多個第二電容器705的第二電容器結構可分別自第二配線730及第三配線735接收源極電壓及接地電壓，第二配線730及第三配線735電性連接至彼此間隔開的第一導電接墊605，且電荷可儲存於第二電容器結構中或者自第二電容器結構發出，使得基板100的第二區II上的各種電路圖案之間的雜訊可被移除。
藉由以上製程製造的半導體裝置可具有以下結構特性。
參照圖35及圖39至圖42，所述半導體裝置可包括：第一閘極結構170，第一閘極結構170中的每一者可在第一方向D1上延伸，掩埋於包括胞元區I及周邊電路區II的基板100的胞元區I中；位元線結構395，位元線結構395中的每一者可在第二方向D2上在基板100的胞元區I上延伸；接觸插塞結構475、500及549，在第二方向D2上設置於位元線結構395之間；第一電容器700，位於接觸插塞結構475、500及549上；第一導電接墊605，位於基板100的周邊電路區II上且與基板100電性絕緣；以及第二電容器705，在第一方向D1及第二方向D2上設置於第一導電接墊605上。第一電容器700中的每一者可包括：第一下部電極660，具有第一杯形狀；第一介電圖案670，位於第一下部電極660的表面上且填充第一杯形狀的內部空間；第一上部電極680，位於第一介電圖案670的表面上；以及第三上部電極690，位於第一上部電極680的表面上。第二電容器705中的每一者可包括：第二 下部電極665，具有第二杯形狀；第二介電圖案675，位於第二下部電極665的表面上；第二上部電極685，位於第二介電圖案675的表面上；以及第四上部電極695，位於第二上部電極685的表面上。在實施例中，第二介電圖案675、第二上部電極685及第四上部電極695可填充第二杯形狀的內部空間。
在實施例中，第二杯形狀的寬度可大於第一杯形狀的寬度。
在實施例中，第一電容器700中所包括的第一下部電極660在平面圖中可以蜂巢狀圖案或晶格圖案排列，且第一電容器700中所包括的第一介電圖案670、第一上部電極680及第三上部電極690可共同形成於第一下部電極660上。
在實施例中，第二電容器705中所包括的第二下部電極665在平面圖中可以蜂巢圖案或晶格圖案排列，且第二電容器705中所包括的第二介電圖案675、第二上部電極685及第四上部電極695可共同形成於第二下部電極665上。
在實施例中，多個第一導電接墊605可在基板100的周邊電路區II上彼此間隔開，且第二介電圖案675、第二上部電極685及第四上部電極695可共同形成於多個第一導電接墊605之中彼此相鄰的一對第一導電接墊605上的第二下部電極665上。
在實施例中，第二配線730及第三配線735可分別形成於一對第一導電接墊605上且電性連接至所述一對第一導電接墊605，並且可分別將源極電壓及接地電壓施加至第二配線730及第 三配線735。
圖43及圖44是示出根據實施例的第一電容器700及第二電容器705的剖視圖。
參照圖43，第一電容器結構中所包括的第一電容器700可包括具有柱形狀的第一下部電極660，且可包括依序堆疊於第一下部電極660上的第一介電圖案670、第一上部電極680及第三上部電極690。
舉例而言，當第八開口650具有小的大小時，下部電極層可完全填充第八開口650，且因此第一下部電極660可具有柱形狀。
參照圖44，第二電容器結構中所包括的第二上部電極685可填充第九開口655的剩餘部分，且因此第四上部電極695可不形成於第九開口655中。
然而，至少第二上部電極685可形成於第九開口655中，且可對第二電容器705的電容使用具有杯形狀的第二下部電極665的整個表面(除底表面之外)。
在實施例中，第一電容器700中所包括的第一下部電極660與第二電容器705中所包括的第二下部電極665可具有不同的大小，且根據其大小可具有杯形狀或柱形狀。介電圖案及上部電極的一部分或整個部分可形成於具有杯形狀的第一下部電極660或第二下部電極665中。
舉例而言，若第一下部電極660具有杯形狀，則第一介 電圖案670及第一上部電極680可填充於第一下部電極660的杯形狀的內部空間中，或者第一介電圖案670、第一上部電極680及第三上部電極690可填充於第一下部電極660的杯形狀的內部空間中。作為另外一種選擇，例如，若第二下部電極665具有杯形狀，則第二介電圖案675及第二上部電極685可填充於第二下部電極665的杯形狀的內部空間中，或者第二介電圖案675、第二上部電極685及第四上部電極695可填充於第二下部電極665的杯形狀的內部空間中。
若第一下部電極660及/或第二下部電極665具有杯形狀，則介電圖案及上部電極可能不會填充所述杯形狀的內部空間，而是會在其中形成接縫。
儘管已經參照本揭露的非限制性實施例示出及闡述了本揭露，然而此項技術中具有通常知識者應理解，可在不背離本揭露的精神及範圍的條件下，對其作出形式及細節上的各種改變。
105:第二主動圖案
112:第一隔離圖案
280:第二閘極絕緣圖案
290:第三導電圖案
300:第二障壁圖案
310:第四導電圖案
320:第二閘極遮罩
330:第二閘極結構
340:第一間隔件
350:第三間隔件
360:第一蝕刻終止層/蝕刻終止層
370:第一層間絕緣層
380:第一頂蓋層
585:第九障壁圖案
595:第五金屬圖案
605:第一導電接墊
620:第六絕緣層
630:第二蝕刻終止層
665:第二下部電極
675:第二介電圖案
685:第二上部電極
695:第四上部電極
705:第二電容器
D-D':線
D1:第一方向
D2:第二方向
II:第二區/周邊電路區

Claims (10)

  1. 一種半導體裝置，包括： 基板，包括胞元區及周邊電路區； 閘極結構，位於所述基板的所述胞元區上，所述閘極結構中的每一者在與所述基板的上表面實質上平行的第一方向上延伸； 位元線結構，位於所述基板的所述胞元區上，所述位元線結構中的每一者在與所述基板的所述上表面實質上平行且與所述第一方向交叉的第二方向上延伸； 接觸插塞結構，在所述第二方向上設置於所述基板上所述位元線結構之間； 第一電容器，分別位於所述接觸插塞結構上； 導電接墊，位於所述基板的所述周邊電路區上，所述導電接墊與所述基板電性絕緣；以及 第二電容器，位於所述導電接墊上，所述第二電容器排列在所述第一方向及所述第二方向上， 其中： 所述第一電容器中的每一者包括： 第一下部電極，具有第一杯形狀； 第一介電圖案，位於所述第一下部電極的表面上，所述第一介電圖案填充所述第一下部電極的所述第一杯形狀的內部空間；以及 第一上部電極，位於所述第一介電圖案的表面上，且 所述第二電容器中的每一者包括： 第二下部電極，具有第二杯形狀； 第二介電圖案，位於所述第二下部電極的表面上；以及 第二上部電極，位於所述第二介電圖案的表面上， 其中所述第二介電圖案及所述第二上部電極填充所述第二下部電極的所述第二杯形狀的內部空間。
  2. 如請求項1所述的半導體裝置，其中所述第二下部電極的所述第二杯形狀的寬度大於所述第一下部電極的所述第一杯形狀的寬度。
  3. 如請求項1所述的半導體裝置，其中： 所述第一電容器中的每一者更包括位於所述第一上部電極上的第三上部電極；且 所述第二電容器中的每一者更包括位於所述第二上部電極上的第四上部電極。
  4. 如請求項3所述的半導體裝置，其中： 所述第一上部電極及所述第二上部電極中的每一者包含金屬氮化物；且 所述第三上部電極及所述第四上部電極中的每一者包含摻雜有雜質的矽鍺。
  5. 如請求項3所述的半導體裝置，其中： 所述第一電容器中所包括的所述第一下部電極在平面圖中以蜂巢圖案或晶格圖案排列， 其中所述第一電容器中所包括的所述第一介電圖案、所述第一上部電極及所述第三上部電極共同形成於所述第一下部電極上。
  6. 如請求項3所述的半導體裝置，其中： 所述第二電容器中所包括的所述第二下部電極在平面圖中以蜂巢圖案或晶格圖案排列， 其中所述第二電容器中所包括的所述第二介電圖案、所述第二上部電極及所述第四上部電極共同形成於所述第二下部電極上。
  7. 如請求項6所述的半導體裝置，其中： 所述導電接墊包括在所述基板的所述周邊電路區上彼此間隔開的多個導電接墊， 其中所述第二介電圖案、所述第二上部電極及所述第四上部電極共同形成於位於所述多個導電接墊之中彼此相鄰的一對導電接墊上的所述第二下部電極上。
  8. 如請求項7所述的半導體裝置，更包括分別設置於所述一對導電接墊上且電性連接至所述一對導電接墊的第一配線及第二配線， 其中源極電壓及接地電壓分別被施加至所述第一配線及所述第二配線。
  9. 一種半導體裝置，包括： 基板，包括胞元區及周邊電路區； 閘極結構，位於所述基板的所述胞元區上，所述閘極結構中的每一者在與所述基板的上表面實質上平行的第一方向上在所述胞元區中延伸； 位元線結構，位於所述基板的所述胞元區上，所述位元線結構中的每一者在與所述基板的所述上表面實質上平行且與所述第一方向交叉的第二方向上延伸； 接觸插塞結構，在所述第二方向上設置於所述基板上所述位元線結構之間； 第一電容器，分別位於所述接觸插塞結構上； 導電接墊，位於所述基板的所述周邊電路區上，所述導電接墊與所述基板電性絕緣；以及 第二電容器，位於所述導電接墊上，所述第二電容器排列在所述第一方向及所述第二方向上， 其中： 所述第一電容器中的每一者包括： 第一下部電極，具有第一杯形狀； 第一介電圖案，位於所述第一下部電極的表面上； 第一上部電極，位於所述第一介電圖案的表面上；以及 第三上部電極，位於所述第一上部電極的表面上，且 所述第二電容器中的每一者包括： 第二下部電極，具有第二杯形狀； 第二介電圖案，位於所述第二下部電極的表面上； 第二上部電極，位於所述第二介電圖案的表面上；以及 第四上部電極，位於所述第二上部電極的表面上， 其中所述第二介電圖案、所述第二上部電極及所述第四上部電極填充所述第二下部電極的所述第二杯形狀的內部空間。
  10. 一種半導體裝置，包括： 基板，包括胞元區及周邊電路區； 閘極結構，位於所述基板的所述胞元區上，所述閘極結構中的每一者在與所述基板的上表面實質上平行的第一方向上延伸； 位元線結構，位於所述基板的所述胞元區上，所述位元線結構中的每一者在與所述基板的所述上表面實質上平行且與所述第一方向交叉的第二方向上延伸； 接觸插塞結構，在所述第二方向上設置於所述基板上所述位元線結構之間； 第一電容器，分別位於所述接觸插塞結構上； 導電接墊，位於所述基板的所述周邊電路區上，所述導電接墊與所述基板電性絕緣；以及 第二電容器，位於所述導電接墊上，所述第二電容器排列在所述第一方向及所述第二方向上， 其中： 所述第一電容器中的每一者包括： 第一下部電極，具有柱形狀； 第一介電圖案，位於所述第一下部電極的表面上； 第一上部電極，位於所述第一介電圖案的表面上；以及 第三上部電極，位於所述第一上部電極的表面上， 所述第二電容器中的每一者包括： 第二下部電極，具有杯形狀； 第二介電圖案，位於所述第二下部電極的表面上； 第二上部電極，位於所述第二介電圖案的表面上；以及 第四上部電極，位於所述第二上部電極的表面上，且 所述第二介電圖案、所述第二上部電極及所述第四上部電極填充所述第二下部電極的所述杯形狀的內部空間。
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