KR20050003003A - 셀 영역에 질화티타늄 실린더형 캐패시터 하부전극구비하는 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 TiN 실린더형 캐패시터 하부전극의 손상을 방지하고 주변회로 영역의 잔류된 TiN막 등에 의한 수율 감소를 효과적으로 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다. 본 발명은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 희생막을 형성하고 희생막을 선택적으로 식각하여 캐패시터 하부전극을 정의하는 개구부를 형성한 다음 반도체 기판 상에 TiN막을 형성하고 선택적으로 제거하여 셀 영역에 TiN 실린더형 캐패시터 하부전극을 형성하는 단계, 반도체 기판 상에 보호막을 형성하고 셀 영역의 보호막 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 주변회로 영역의 보호막을 식각하여 제거하는 단계, 포토레지스트 패턴을 제거하면서 주변회로 영역에 잔류하는 TiN막을 제거하는 단계, 상기 셀 영역에 잔류하는 상기 보호막 및 상기 셀 영역과 상기 주변회로 영역에 잔류하는 희생막을 제거하여 TiN 실린더형 캐패시터 하부전극을 노출시키고 TiN 실린더형 캐패시터 하부전극 상에 유전막 및 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 TiN 실린더형 캐패시터 하부전극을 포함하는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자인 DRAM 셀은 하나의 트랜지스터에 하나의 캐패시터가 연결된 구조이다. 캐패시터의 전극으로는 하부전극(전하저장전극)과 상부전극(플레이트 전극)이 포함되며 이러한 전극은 주로 불순물이 도핑된 다결정 실리콘층을 사용하여 형성한다. 다결정 실리콘층에 불순물을 적당한 농도로 도핑해야 하는 이유는 불순물이 도핑되지 않은 다결정 실리콘층은 저항값이 높기 때문이다. 따라서, 적당한 농도로 불순물을 다결정 실리콘층에 도핑하면 저항값이 낮은 도전체로 사용할 수 있다. 다결정 실리콘층에 불순물을 도핑하는 방법은 다결정 실리콘층을 증착한 다음 불순물을 도핑하는 방법과 다결정 실리콘층을 증착하는 단계에서 인-시투(in-situ)로 불순물을 도핑시키는 방법이 있다. 더욱 구체적으로 설명하면, 첫째로, 다결정 실리콘층을 증착한 후 POCl3등의 확산소스를 이용한 확산 도핑법(Diffusion Doping Method)이 있다. 이 방법은 도핑한 후에 900 ℃ 내지 1000 ℃의 고온공정이 수반되어야 한다. 둘째로, 증착된 다결정 실리콘층에 이온주입(Ion Implantation)법에 의해 불순물을 도핑시키는 방법이 있다. 그러나, 이 방법은 고집적화된 소자가 갖는 심한 단차(Topology)로 인해 균일하게 불순물이 도핑되지 않는 단점이 있다. 셋째로, 다결정 실리콘층을 증착하는 동시에 인-시투 공정으로 불순물을 다결정 실리콘층에 도핑할 수 있는데 인-시투 도핑후에 약 850 ℃ 내지 900 ℃ 온도의 고온에서 열처리를 해야 한다. 따라서, 다결정 실리콘층을 이용하여 캐패시터의 하부전극 또는 상부전극을 형성하는 경우, 불순물 도핑 공정 후에 수반되는 고온공정으로 인해 고집적된 반도체 소자에서 나쁜 영향을 미친다. 또한, 고집적화되어 단차가 큰 전극에서는 균일하게 불순물을 도핑시킬 수 없는 문제점이 있다. 이러한 문제점을 해결하기 위해, 다결정 실리콘층을 대신하여 TiN으로 캐패시터의 전극을 형성하는 방법이 제시되었다.
도 1a 내지 도 1d를 참조하여 종래 TiN 실린더형 캐패시터 하부전극을 포함하는 반도체 소자의 제조 공정을 설명한다.
도 1a에 도시한 바와 같이 셀 영역(A)과 주변회로 영역(B)으로 나뉘어지는 실리콘 기판(10)에 대해 소자분리막, 워드라인, 접합 및 비트라인(이상 도시되지 않음) 형성 공정을 마치고, 층간절연막(11) 및 식각정지막(12)을 증착한 다음, 전하저장 전극 콘택 마스크를 사용한 마스크 공정 및 식각 공정을 통해 콘택홀을 형성하고, 콘택홀 내에 하부전극 콘택 플러그(13)를 형성한다. 이어서, 전체 구조 상부에 희생 산화막(14)을 증착하고, 마스크 공정 및 식각 공정을 통해 희생 산화막(14)을 선택적으로 식각한 다음, 전체 구조 표면을 따라 하부전극용 TiN막(15)을 증착한다.
다음으로, 도 1b에 도시된 바와 같이 반도체 기판 상에 SOG(spin on glass)막(16)을 도포하고 화학적·기계적 평탄화(CMP) 공정을 실시하여 희생 산화막(14)상부의 TiN막(15)을 연마하여 셀 영역(A)에 TiN 실린더형 캐패시터 하부전극(15A)을 형성한다. 이러한 과정에서 주변회로 영역(B)에 TiN막(15) 및 희생 산화막(14)이 잔류하게 된다.
계속하여, 도 1c에 도시된 바와 같이 전체 구조 상부에 캡핑 산화막(capping oxide)(17)을 증착하고, 주변회로 영역(B)의 캡핑 산화막(17) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 캡핑 산화막(17)의 형성 공정은 생략될 수 있으며, 이 경우 주변회로 영역(B)의 희생 산화막(14) 및 TiN막(15) 상에 포토레지스트 패턴을 형성한다.
이어서, 도 1d에 도시된 바와 같이 포토레지스트 패턴(PR)을 식각 장벽으로 사용하여 셀 영역의 캡핑 산화막(17)과 희생 산화막(14)을 습식식각으로 제거한 다음, 포토레지스트 패턴(PR)을 제거한다. 이러한 포토레지스트 패턴(PR) 제거 과정에서 셀 영역(A)의 TiN 실린더형 캐패시터 하부전극(15A)의 손상이 발생한다. 포토레지스트 패턴(PR)을 제거하면서 TiN막을 손상시키지 않는 적절한 화학제(chemical)가 없기 때문이다.
이러한 문제점을 해결하기 위하여 도 1b와 같이 TiN 실린더형 캐패시터 하부전극(15A) 형성이 완료된 상태에서 습식 식각 공정을 진행하여 셀 영역(A)과 주변회로 영역(B)의 희생막을 제거하여 셀 영역(A)의 TiN 실린더형 캐패시터 하부전극(15A)이 손상되지 않도록 하는 방법이 제시되었다. 그러나 이와 같은 습식 식각 공정에 의해서 주변회로 영역(B)에 잔류된 TiN막(15)의 들림(lifting) 등이 발생하여 수율 감소의 원인으로 작용하는 문제점이 있다.
전술한 바와 같은 문제점을 해결하기 위한 본 발명은 TiN 실린더형 캐패시터 하부전극의 손상을 방지하고 주변회로 영역에 잔류된 TiN막 등에 의한 수율 감소를 효과적으로 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
A: 셀 영역 B: 주변회로 영역
20: 실리콘 기판 21: 층간절연막
22: 캐패시터 하부전극 콘택 플러그 23: 식각정지막
24: 희생 산화막 25: TiN막
25A: TiN 실린더형 캐패시터 하부전극 26: SOG막
27: 캡핑 산화막 28: 포토레지스트 패턴
29: 유전막 30: 상부전극
상기 목적을 달성하기 위한 본 발명은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 마련하고, 상기 반도체 기판 상에 희생막을 형성하는 단계; 상기 희생막을 선택적으로 식각하여 캐패시터 하부전극을 정의하는 개구부를 형성하는 단계; 상기 개구부 형성이 완료된 상기 반도체 기판 상에 캐패시터 하부전극용 TiN막을 형성하는 단계; 상기 TiN막을 선택적으로 제거하여 상기 셀 영역에 TiN 실린더형 캐패시터 하부전극을 형성하는 단계; 상기 TiN 실린더형 캐패시터 하부전극 형성이 완료된 상기 반도체 기판 상에 제1 보호막을 형성하는 단계; 상기 셀 영역의 상기 제1 보호막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 주변회로 영역의 상기 제1 보호막을 식각하여 제거하는 단계; 상기 포토레지스트 패턴을 제거하면서 상기 주변회로 영역에 잔류하는 상기 TiN막을 제거하는 단계; 상기 셀 영역에 잔류하는 상기 제1 보호막, 상기 셀 영역 및 상기 주변회로 영역에 잔류하는 상기 희생막을 제거하여 상기 TiN 실린더형 캐패시터 하부전극을 노출시키는 단계; 및 상기 TiN 실린더형 캐패시터 하부전극 상에 유전막 및 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 마련하는 단계; 상기 셀 영역의 반도체 기판 상에 캐패시터 하부전극 콘택용 플러그를 형성하는 단계; 상기 플러그 형성이 완료된 상기 반도체 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 희생막을 형성하는 단계; 상기 희생막 및 상기 식각정지막을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 단계; 상기 개구부 형성이 완료된 상기 반도체 기판 상에 캐패시터 하부전극용 TiN막을 형성하는 단계; 상기 TiN막을 선택적으로 제거하여 상기 셀 영역에 TiN 실린더형 캐패시터 하부전극을 형성하는 단계; 상기 TiN 실린더형 캐패시터 하부전극 형성이 완료된 상기 반도체 기판 상에 제1 보호막을 형성하는 단계; 상기 셀 영역의 상기 제1 보호막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 주변회로 영역의 상기 제1 보호막을 식각하여 제거하는 단계; 상기 포토레지스트 패턴을 제거하면서 상기 주변회로 영역에 잔류하는 상기 TiN막을 제거하는 단계; 상기 셀 영역에 잔류하는 상기 제1 보호막 및 상기 셀 영역과 상기 주변회로 영역에 잔류하는 상기 희생막을 제거하여 상기 TiN 실린더형 캐패시터 하부전극을 노출시키는 단계; 및 상기 TiN 실린더형 캐패시터 하부전극 상에 유전막 및 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을통하여 보다 분명해 질 것이다. 이하, 첨부된 도 2a 내지 도 2f를 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
먼저 도 2a에 도시한 바와 같이 셀 영역(A)과 주변회로 영역(B)으로 나뉘어지는 반도체 기판, 예로써 실리콘 기판(20)에 대해 소자분리막, 워드라인, 접합 및 비트라인(이상 도시되지 않음) 형성 공정을 마치고, 층간절연막(21)을 형성하고 전 마스크 공정 및 식각 공정을 통해 층간절연막(21) 내에 콘택홀을 형성하고, 콘택홀 내에 TiN 또는 W을 매립하여 하부전극 콘택 플러그(22)를 형성한다. 이어서, 전체 구조 상에 질화막으로 식각정지막(23)을 형성한 다음, 식각정지막(23) 상에 희생 산화막(24)을 증착하고, 마스크 공정 및 식각 공정을 통해 희생 산화막(24)을 선택적으로 식각하여 하부전극 콘택 플러그를 노출시키며 하부전극 영역을 정의하는 개구부를 형성한 다음, 전체 구조 표면을 따라 200 Å 내지 400 Å 두께의 캐패시터 전극용 TiN막(25)을 증착한다.
다음으로, 도 2b와 같이 전체 구조 상에 SOG(spin on glass)막(26)을 도포하여 평탄화시킨다. 상기 SOG막(26)은 매립 특성이 우수한 폴리실라제인(polysilazane) 또는 실록산(siloxane)을 원료로 하는 유기 물질막이며, 그 두께는 1000 Å 내지 2000 Å 두께로 형성한다. SOG막(26) 형성 후 100 ℃ 내지 300 ℃ 온도에서 1분 내지 2분 동안 소프트 베이크(soft bake) 공정을 실시한다.
이어서, 이웃하는 개구부 사이의 상기 희생 산화막(24)이 노출될 때까지 상기 TiN막(25)을 화학적·기계적 평탄화(CMP) 또는 전면식각으로 제거하여 셀영역(A)에 독립된 다수의 TiN 실린더형 캐패시터 하부전극(25A)을 형성한다. 이러한 과정에서 주변회로 영역(B)에 TiN막(25) 및 희생 산화막(24)이 잔류하게 된다. 한편, 상기 TiN막(25) 제거 단계에서 상기 SOG막(26)은 보호막으로서 역할한다.
계속하여, 도 2c와 같이 전체 구조 상에 보호 산화막인 캡핑 산화막(capping oxide)(27)을 증착하고, 셀 영역(A)의 캡핑 산화막(27) 상에 포토레지스트 패턴(28)을 형성하고, 도 2c에 도시된 바와 같이 주변회로 영역(B)의 캡핑 산화막(27)을 제거한다. 상기 캡핑 산화막(27)은 TEOS(tetra ethyl ortho silicate)를 PECVD(plasma enhanced chemical vapor deposition)로 증착하여 형성하거나 또는 HPD(high density plasma) 조건에서 산화막을 증착하여 형성한다.
이어서, 도 2d에 도시된 바와 같이 포토레지스트 패턴(28)을 식각마스크로 사용하여 주변회로 영역(B)의 SOG막(26)을 제거한다.
다음으로 도 2e에 도시한 바와 같이 포토레지스트 패턴(28)을 제거하면서 동시에 주변회로 영역(B)의 TiN막(25)을 제거한다. 이때, H2SO4와 H2O2의 혼합 용액을 이용하여 포토레지스트 패턴(28) 및 TiN막(25)을 제거한다.
다음으로 도 2f에 도시한 바와 같이 셀 영역(A)의 캡핑 산화막(27)과 SOG막(26) 그리고 셀 영역(A)과 주변회로 영역(B)의 희생산화막을 제거하여, 셀 영역(A)에 TiN 실린더형 캐패시터 하부전극(25A)을 노출시키고 TiN 실린더형 캐패시터 하부전극(25A) 상에 유전막(29) 및 상부전극(30)을 형성한다. 상기 유전막(29)은 Ta2O5를 화학기상증착(chemical vapor deposition)하여 형성하거나,Al2O3, TiO2, HfO2를 원자층 증착(atomic layer deposition)하여 형성한다. 상기 상부전극(30)은 TiN을 화학기상증착하여 형성하거나, 화학기상증착된 TiN 상에 TiN을 물리기상증착(physical vapor deposition)하거나 W을 증착한 적층구조로 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바와 같이 이루어지는 본 발명은 셀 영역의 TiN 실린더형 캐패시터를 손상시키지 않으면서 주변회로 영역에 잔류하는 TiN막을 효과적으로 제거할 수 있어 수율 감소를 방지할 수 있다.
Claims (11)
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 마련하고, 상기 반도체 기판 상에 희생막을 형성하는 단계;상기 희생막을 선택적으로 식각하여 캐패시터 하부전극을 정의하는 개구부를 형성하는 단계;상기 개구부 형성이 완료된 상기 반도체 기판 상에 캐패시터 하부전극용 TiN막을 형성하는 단계;상기 TiN막을 선택적으로 제거하여 상기 셀 영역에 TiN 실린더형 캐패시터 하부전극을 형성하는 단계;상기 TiN 실린더형 캐패시터 하부전극 형성이 완료된 상기 반도체 기판 상에 제1 보호막을 형성하는 단계;상기 셀 영역의 상기 제1 보호막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 상기 주변회로 영역의 상기 제1 보호막을 식각하여 제거하는 단계;상기 포토레지스트 패턴을 제거하면서 상기 주변회로 영역에 잔류하는 상기 TiN막을 제거하는 단계;상기 셀 영역에 잔류하는 상기 제1 보호막, 상기 셀 영역 및 상기 주변회로 영역에 잔류하는 상기 희생막을 제거하여 상기 TiN 실린더형 캐패시터 하부전극을 노출시키는 단계; 및상기 TiN 실린더형 캐패시터 하부전극 상에 유전막 및 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 마련하는 단계;상기 셀 영역의 반도체 기판 상에 캐패시터 하부전극 콘택용 플러그를 형성하는 단계;상기 플러그 형성이 완료된 상기 반도체 기판 상에 식각정지막을 형성하는 단계;상기 식각정지막 상에 희생막을 형성하는 단계;상기 희생막 및 상기 식각정지막을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 단계;상기 개구부 형성이 완료된 상기 반도체 기판 상에 캐패시터 하부전극용 TiN막을 형성하는 단계;상기 TiN막을 선택적으로 제거하여 상기 셀 영역에 TiN 실린더형 캐패시터 하부전극을 형성하는 단계;상기 TiN 실린더형 캐패시터 하부전극 형성이 완료된 상기 반도체 기판 상에 제1 보호막을 형성하는 단계;상기 셀 영역의 상기 제1 보호막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 상기 주변회로 영역의 상기 제1 보호막을 식각하여 제거하는 단계;상기 포토레지스트 패턴을 제거하면서 상기 주변회로 영역에 잔류하는 상기 TiN막을 제거하는 단계;상기 셀 영역에 잔류하는 상기 제1 보호막 및 상기 셀 영역과 상기 주변회로 영역에 잔류하는 상기 희생막을 제거하여 상기 TiN 실린더형 캐패시터 하부전극을 노출시키는 단계; 및상기 TiN 실린더형 캐패시터 하부전극 상에 유전막 및 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 플러그를 TiN 또는 W으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 포토레지스트 패턴 및 상기 주변회로 영역의 상기 TiN막을 H2SO4와 H2O2의 혼합 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 TiN 실린더형 캐패시터 하부전극을 형성하는 단계는,상기 개구부를 포함한 상기 반도체 기판 상에 제2 보호막을 형성하는 단계; 및이웃하는 상기 개구부 사이의 상기 희생막 표면이 노출될 때까지 상기 TiN막을 제거하는 단계를 포함하고,상기 주변회로 영역의 상기 제1 보호막을 제거하는 단계 후,상기 포토레지스트 패턴을 식각마스크로 상기 주변회로 영역의 상기 제2 보호막을 제거하는 단계를 더 포함하고,상기 TiN 실린더형 캐패시터 하부전극을 노출시키는 단계에서 상기 셀 영역의 상기 제2 보호막을 함께 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 개구부를 포함한 상기 반도체 기판 상에 SOG(spin on glass)막을 도포하여 상기 제2 보호막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 TiN막을 연마 또는 전면식각으로 제거하여 상기 TiN 실린더형 캐패시터 하부전극을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 TiN막을 200 Å 내지 400 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 보호 산화막은 TEOS(tetra ethyl ortho silicate)를 PECVD(plasma enhanced chemical vapor deposition)로 증착하여 형성하거나 또는 HPD(hidensity plasma) 조건에서 산화막을 증착하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 유전막은 Ta2O5, Al2O3, TiO2또는 HfO2로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 상부전극은 TiN을 화학기상증착하여 형성하거나, 화학기상증착된 TiN 상에 TiN을 물리기상증착하거나 W을 증착한 적층구조로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법..
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7459370B2 (en) | 2005-10-12 | 2008-12-02 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor memory device having plurality of storage node electrodes |
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2003
- 2003-06-30 KR KR1020030043129A patent/KR20050003003A/ko not_active Application Discontinuation
Cited By (1)
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|---|---|---|---|---|
| US7459370B2 (en) | 2005-10-12 | 2008-12-02 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor memory device having plurality of storage node electrodes |
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