KR20040039592A - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 셀 또는 트랜지스터 상부에 커패시터를 형성하지 않고, 셀 또는 트랜지스터 사이의 공간에 커패시터를 제조함으로써, 커패시터 형성에 의해 발생하는 단차를 감소할 수 있는 반도체 소자의 커패시터 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 단차가 높지 않은 반도체 소자의 커패시터 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 커패시터는 트랜지스터가 형성된 반도체 구조물 상에 트랜지스터를 보호하기 위한 층간 절연막과 질화막을 증착한 다음 패터닝 공정을 실시하여 층간 절연막과 질화막의 일부를 제거하여 하부의 스토로지 노드를 노출시키는 콘택홀을 형성한다. 질화막 상에 폴리 실리콘을 도포하여 콘택홀을 매립하고, 질화막 상부에 하부 전극을 형성한다. 하부 전극 상에 유전막과 상부 전극을 형성하여 반도체 소자의 커패시터를 제조한다.
상술한 종래의 방법은 충분한 커패시턴스(Capacitance)를 확보하기 위해서는 커패시터의 높이를 높여 하부 전극과 상부 전극간의 면적을 넓혀야 하는 문제점이 있다. 또한 커패시터의 높이가 높아지게 되면, 셀 영역과 주변 회로 영역의 단차가 그만큼 커지게 되어 공정상의 불안정을 초래하게 되고, 비트라인 콘택(Bit Line Contact)을 형성할 경우에도 콘택홀(Contact Hole)을 형성하기 위한 식각공정과 콘택홀을 매립하기 위한 공정에서 많은 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 트랜지스터와 트랜지스터사이 또는 셀과 셀 사이의 영역에 커패시터를 제조함으로, 단차가 거의 없고 높은 커패시턴스를 갖는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판12 : 소자 분리막
14 : 게이트 전극16 : 측벽 스페이서
18 : 접합부102 : 질화막
106 : 하드마스크층104 : 층간 절연막
108 : 콘택홀 102 : 하부전극
130 : 유전체막140 : 상부전극
150 : 커패시터
본 발명에 따른 반도체 소자가 형성된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 상기 층간 절연막에 대하여 식각 선택비를 갖는 하드 마스크막을 형성하는 단계와, 상기 반도체 소자 사이의 상기 하드 마스크막 및 상기 층간 절연막을 식각하여 커패시터 형성을 위한 콘택홀을 형성하는 단계와, 상기 콘택홀의 폭을 넓히기 위하여 상기 콘택홀 측벽의 층간 절연막을 습식식각을 실시하여 제거하는 단계와, 전체 구조 상부에 단차를 따라 하부 전극용 도전막을 증착한 다음 패터닝 하여 하부전극을 형성하는 단계와, 상기 하부전극 상에 유전체막을 증착하는 단계 및 상기 유전체막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 셀 또는 트랜지스터와 같은 반도체 소자를 포함하는 여러 요소가 형성된 반도체 기판(10)상에 질화막(102) 및 층간 절연막(104)을 증착한 다음 화학적 기계적 연마공정(CMP)을 실시하여 평탄화 한다. 평탄화된 층간 절연막(104) 상에 하드 마스크막(106)을 증착한다. 층간 절연막(104)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 또는 PE-TEOS(Plasma Enhansed - Tetra Ethyle Ortho Silicate)를 이용하여 증착하고, 하드 마스크막(106)은 질화막을 이용하여 형성한다.
상술한 셀 또는 트랜지스터의 제조는 소정 영역에 소자 분리막(12)이 형성되고, 웰(미도시)이 형성된 반도체 기판(10) 상에 게이트 산화막(미도시)과 폴리 실리콘층(미도시)을 순차적으로 증착한다. 상기 폴리 실리콘층과 상기 게이트 산화막을 패터닝하여 게이트 전극(14)을 형성한다. 게이트 전극(14) 측벽에 측벽 스페이서(16)를 형성한다. 전체 구조 상부에 이온주입을 실시하여 접합부(18)을 형성한다. 전체 구조 상부에 금속 물질을 증착한 다음 열처리 공정을 실시하여 폴리 실리콘 및 접합부(18)와 방응시켜 폴리 실리콘 및 접합부 상부에 실리사이드층(20)을 형성하고, 폴리 실리콘 및 접합부(18)와 반응하지 않은 금속물질은 제거한다. 이에 한정되지 않고 통상의 셀 또는 트랜지스터를 구성하는 다양한 요소들을 포함하고, 이를 형성하기 위한 다양한 공정이 수행될 수 있다.
도 1b를 참조하면, 하드 마스크막(106) 상에 감광막을 도포한 다음 포토리소그라피 공정을 실시하여 하부 접합부(20)를 노출하는 콘택홀을 형성하기 위한 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 하드 마스크막(106), 층간 절연막(104) 및 질화막(102)을 제거하여 커패시터 형성을 위한 콘택홀(108)을 형성한다. 커패시터 형성을 위한 콘택홀(108)의 입구(도 1b의 A영역) 크기는 후속 공정에 의해 형성되는 하부전극, 유전체막 및 상부전극을 포함하는 커패시터의 크기와 동일하게 형성한다.
도 1c를 참조하면, 질화막(102) 및 하드 마스크막(106)에 비해 층간 절연막이 식각에 대한 높은 선택비를 갖는 습식 식각을 실시하여 상기 커패시터 형성을 위한 콘택홀 측벽(도 1b의 B영역)의 층간 절연막(104)을 제거하여 커패시터 제조공간을 형성한다. 구체적으로, 질화막(102) 및 하드 마스크막(102 및 106) 사이의 층간 절연막(104)의 일부를 제거하여 커패시터 형성을 위한 충분한 공간을 형성한다. 버퍼드 옥사이드 에치(Bufferde Oxide Etch: BOE) 또는 희석된 불화 수소(Dilute HF; DHF) 수용액을 이용하고, 측벽 스페이서 측벽에 형성된 제 1 질화막(102)을 노출하는 것을 타겟으로 하는 습식 식각을 실시하여 이웃하는 셀 또는 트랜지스터 사이의 영역을 노출시킨다. 또는 식각공정에 의해 커패시터 형성을 위한 콘택홀(108) 주변에 인접한 워드라인(게이트 전극) 측벽이 노출되도록 하여 커패시터 제조공간의 표면적을 최대한으로 높여준다. 하드 마스크막(106) 하부의 층간 절연막(104) 일부가 제거되어 하드 마스크막(106)은 돌출된 형상이 되고, 이웃하는 게이트 전극 사이에 항아리 모양의 공간(커패시터 제조공간)이 형성되고, 하부에는 반도체 기판(10)의 접촉부가 노출된다.
도 1d를 참조하면, 전체 구조 상부에 단차를 따라 하부 전극용 도전막을 도포한 다음 패터닝 공정을 실시하여 하부 전극(120)을 형성한다. 패터닝 공정은 통상의 하부 전극을 형성하기 위한 패터닝 공정과 동일하게 실시한다. 따라서 패터닝 공정을 통해 하부 전극(120)은 커패시터 형성을 위한 콘택홀(108) 측벽의 층간 절연막(104)이 제거된 커패시터 제조공간 뿐만 아니라 커패시터 제조공간상의 하드 마스크막(106) 상부에도 형성한다.
구체적으로, 하부 전극(120)은 PH3을 이용한 N-타입 도프드 폴리 실리콘(N-Type Doped Poly Si)을 이용하여 스텝 커버리지(Step Coverage)를 최대한 증가시키도록 500 내지 550℃의 가급적 낮은 온도에서 200 내지 800Å의 가급적 얇은 두께로 형성한다. 하부 전극(120)용 도전막은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 증착법(Plasma Enhanced CVD; PE-CVD) 및 단원자층 화학 증착법(Atomic Layer CVD; ALCVD)을 이용하여 증착한다. 스텝 커버리지가 가장좋은 조건을 갖도록 하부 전극(120)을 형성하기 위해 500 내지 500℃의 가급적 낮은 온도와, 10 내지 200Pa의 압력하에서 50 내지 800sccm의 SiH4가스와 5 내지 50sccm의 PH3가스를 주입하여 하부 전극(120)용 도전막을 노출된 표면의 단차를 따라 증착한다.
도 1e를 참조하면, 하부 전극(120) 표면의 단차를 따라 유전체막(130)을 증착하고, 전체 구조 상부에 상부 전극(140)을 증착한 다음 패터닝 공정을 실시하여 커패시터(150)를 형성한다. 또는, 유전체막(130)과 상부 전극(140) 각각을 따로 패터닝 공정을 실시한다. 패터닝 공정은 통상의 하부 전극(120)을 형성하기 위한 패터닝 공정과 동일하게 실시한다. 패터닝 공정을 통해 유전체막(130)과 상부전극(140)에 의해 하부전극(120)을 완전히 감싸게 되고, 커패시터 형성공간에는 상부전극(140)으로 가득 채워지게 된다. 이로써, 단차가 거의 없는 커패시터를 제조할 수 있다.
구제적으로, 유전체막(130)은 ONO(Oxide/Nitride/Oxide)막, Ta2O5막 TiON막, BST막, STO막 또는 PZT막을 사용하여 증착하고, 뿐만 아니라 통상적으로 이용 및 개발되고 있는 반도체 소자의 커패시터 유전물질을 모두 사용한다. 유전체막(130)은 화학 기상 증착법, 저압 화학 증착법, 플라즈마 인핸스드 화학 증착법 및 단원자층 화학 증착법을 이용하여 증착한다. 스텝 커버리지가 가장좋은 조건을 갖도록 유전체막(130)을 형성하기 위해 600 내지 700℃의 온도와, 10 내지 200Pa의 압력하에서 50 내지 800sccm의 DCS(SiH2Cl2) 가스와 5 내지 50sccm의 NH3가스를 주입하여 유전체막(130)을 하부전극(120)이 형성된 전체 구조 상부의 단차를 따라 증착한다. 상술한 증착 조건은 ONO구조의 유전체막(130) 형성 조건으로 이에 한정되지 않고, 유전체막을 형성하기 위해 스텝 커버리지를 최대화할 수 있는 하나의 예시일 뿐이다. 상부 전극(140)은 도프드 폴리 실리콘을 이용하여 스텝 커버리지를 최대한 증가시키도록 500 내지 550℃의 가급적 낮은 온도에서 200 내지 800Å 두께로 형성한다. 상부 전극(140)은 커패시터 형성을 위한 콘택홀(108)내부를 전부 매립하거나, 상술한 하부 전극(120) 형성과 동일한 공정 조건을 수행하여 일정 두께로 증착할수 있다.
상술한 바와 같이, 본 발명은 게이트 전극 상부가 아니 게이트 전극 사이의 공간에 커패시터를 제조함으로써, 커패시터 형성에 따른 단차를 감소할 수 있다.
커패시터에 의한 단차가 거의 없기 때문에 후속공정을 안정화 시킬 수 있다.
Claims (7)
- 반도체 소자가 형성된 반도체 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 상기 층간 절연막에 대하여 식각 선택비를 갖는 하드 마스크막을 형성하는 단계;상기 반도체 소자 사이의 상기 하드 마스크막 및 상기 층간 절연막을 식각하여 커패시터 형성을 위한 콘택홀을 형성하는 단계;상기 콘택홀의 폭을 넓히기 위하여 상기 콘택홀 측벽의 층간 절연막을 습식식각을 실시하여 제거하는 단계;전체 구조 상부에 단차를 따라 하부 전극용 도전막을 증착한 다음 패터닝 하여 하부전극을 형성하는 단계;상기 하부전극 상에 유전체막을 증착하는 단계; 및상기 유전체막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 습식 식각은 BOE 또는 희석된 불화수소 수용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막은 BPSG막, PSG막 또는 PE-TEOS막으로 형성하고, 상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극용 도전막, 상기 유전체막 및 상기 상부 전극은 화학 기상 증착법, 저압 화학 증착법, 플라즈마 인핸스드 화학 증착법 및 단원자층 화학 증착법을 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극은 500 내지 500℃의 온도와 10 내지 200Pa의 압력하에서 50 내지 800sccm의 SiH4가스와 5 내지 50sccm의 PH3가스를 주입하여 노출된 표면의 단차를 따라 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 600 내지 700℃의 온도와, 10 내지 200Pa의 압력하에서 50 내지 800sccm의 DCS(SiH2Cl2) 가스와 5 내지 50sccm의 NH3가스를 주입하여 상기 하부전극이 형성된 전체구조의 단차를 따라 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판상에 상기 층간 절연막 형성전에 상기 반도체 소자를 보호하기 위한 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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| KR1020020067711A KR20040039592A (ko) | 2002-11-04 | 2002-11-04 | 반도체 소자의 커패시터 제조 방법 |
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| KR (1) | KR20040039592A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737748B2 (en) | 2007-02-01 | 2010-06-15 | Samsung Electronics Co., Ltd. | Level shifter of semiconductor device and method for controlling duty ratio in the device |
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| JPH0888329A (ja) * | 1994-09-19 | 1996-04-02 | Toshiba Corp | 半導体装置の製造方法 |
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| KR970077665A (ko) * | 1996-05-28 | 1997-12-12 | 김광호 | 커패시터 제조 방법 |
-
2002
- 2002-11-04 KR KR1020020067711A patent/KR20040039592A/ko not_active Application Discontinuation
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