KR20060135222A - 반도체 소자의 제조방법 - Google Patents

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KR20060135222A
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Abstract

본 발명은 STAR(STep gated Asymetric Recess) 공정을 이용한 반도체 소자의 게이트 전극 형성공정시 게이트 전극의 프로파일의 균일성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 액티브 영역의 중앙부에 돌출부를 갖는 기판을 제공하는 단계와, 상기 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 목표치 두께보다 두껍게 폴리 실리콘막을 증착하는 단계와, 상기 폴리 실리콘막을 목표치 두께로 평탄화하는 단계와, 평탄화된 상기 폴리 실리콘막 상부에 도전층을 증착하는 단계와, 상기 도전층 및 상기 폴리 실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, STAR, 게이트 전극, CMP, 스페이서, 텅스텐 실리사이드층

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2 및 도 3은 종래기술에 따른 반도체 소자의 제조방법을 통해 제조된 반도체 소자의 단면도.
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 기판
12, 112 : 패드 산화막
14, 114 : 소자 분리막
16, 116 : 하부 반사방지막
18, 118 : STAR 마스크
20, 120 : 절곡부
22, 122 : 돌출부
24, 124 : 게이트 산화막
26, 126 : 폴리 실리콘막
28, 128 : 텅스텐 실리사이드층
30, 130 : 캡핑층
32, 132 : 게이트 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 소자 제조공정에서 STAR(STep gated Asymetric Recess) 공정을 이용한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
반도체 소자는 그 내부에 다수의 단위 소자들을 포함한다. 이러한 반도체 소자가 고집적화되어 감에 따라 일정한 셀(cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예컨대 트랜지스터와 캐패시터들의 크기는 점차 감소하게 되었다. 특히, DRAM과 같은 반도체 메모리 소자에서 디자인 룰(design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 감소하고 있다. 실제로, 최근에는 DRAM 소자의 최소 선폭은 0.1㎛이하로 형성되며, 100nm 이하까지 요구되고 있다. 이러한 좁아진 디자인 룰에 의해 채널의 길이가 짧아지고 있으며, 이것은 리프레시 타임(refresh time)을 감소시키는 결과를 초래하 게 되었다.
최근에는 DRAM 소자의 제조공정에서 트랜지스터의 채널 길이를 증가시키기 위한 일환으로 STAR(STep gated Asymetric Recess) 공정이 제안되어 사용되고 있다.
이하, 도 1a 내지 도 1g를 참조하여 일반적인 STAR 공정을 이용한 반도체 소자의 게이트 전극 형성방법을 설명하기로 한다. 도 1a 내지 도 1g는 공정 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(12)과 패드 질화막(미도시)을 순차적으로 증착한다.
이어서, STI(Shallow Trench Isolation) 식각공정을 실시하여 반도체 기판(10) 내부에 트렌치(trench, 미도시)를 형성한다.
이어서, 트렌치가 매립되도록 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(14)을 형성한다.
이어서, 패드 질화막을 제거하여 소자 분리막(14)의 일부를 기판(10)으로부터 돌출시킨다.
이어서, 도 1b에 도시된 바와 같이, 패드 질화막이 제거된 전체 구조 상부에 하부 반사방지막(Bottom Anti-Reflection Coating layer, 16)을 도포한다.
이어서, 하부 반사방지막(16) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 STAR 셀을 형성하기 위한 마스크(18)(이하, STAR 마스크라 함)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, STAR 마스크(18, 도1b참조)를 이용한 식각공정을 실시하여 하부 반사방지막(16)과, 패드 산화막(12) 및 기판(10)의 일부를 식각한다. 이로써, 기판(10)의 액티브 영역의 중앙부에는 절곡부(20)를 갖는 돌출부(22, 도 1d참조)가 형성된다. 이때, 소자 분리막(14)의 일부도 함께 식각되어 리세스된다.
이어서, 스트립 공정을 실시하여 STAR 마스크(18)과 반사 방지막(16)을 제거한다.
이어서, 도 1d에 도시된 바와 같이, 세정공정을 실시하여 패드 산화막(12)을 제거한다.
이어서, 도 1e에 도시된 바와 같이, 돌출부(22)를 포함하는 전체 구조 상부의 단차를 따라 게이트 산화막(24), 폴리 실리콘막(26), 텅스텐 실리사이드층(28) 및 캡핑층(capping layer, 30)을 순차적으로 형성한다. 이때, 동도면에서 도시된 바와 같이, 전체 구조 상부가 평탄화되지 않은 상태로 게이트 산화막(24), 폴리 실리콘막(26), 텅스텐 실리사이드층(28) 및 캡핑층(30)이 증착됨에 따라 단차가 발생된다.
이어서, 도 1f에 도시된 바와 같이, 마스크 공정을 실시하여 게이트 전극을 형성하기 위한 마스크(미도시)(이하, 게이트 마스크라 함)를 형성한 후 상기 게이트 마스크를 이용한 식각공정을 실시하여 게이트 전극(32)을 형성한다. 그러나, 도 1e에서와 같이 층 간에 단차가 발생된 상태에서 그대로 게이트 전극 형성용 식각공 정을 실시함에 따라 게이트 전극(32) 간의 균일성이 저하된다. 특히, 도 2에 도시된 바와 같이 게이트 전극(32)을 구성하는 텅스텐 실리사이드층(28)이 한쪽 방향으로 돌출되거나, 쏠리게 되어 인접한 게이트 전극(32) 간의 스페이스(space)가 좁아지는 현상이 발생된다.
이어서, 도 1g에 도시된 바와 같이, 게이트 전극(32)에 의해 형성된 단차를 따라 스페이서용 절연막(34)을 증착한다. 이때, 절연막(34)은 도 2에 도시된 바와 같이, 텅스텐 실리사이드층(28)이 한쪽 방향으로 돌출 또는 쏠림에 따라 텅스텐 실리사이드층(28)의 프로파일(profile)을 따라 증착되어 인접한 게이트 전극(32) 간의 스페이스를 감소시킨다. 이에 따라, 후속 랜딩 플러그(landing plug) 형성용 컨택홀(contact hole) 형성공정시 스페이스 마진(magine)이 부족하여 컨택홀이 개방되지 않은 문제가 발생된다. 또한, 도 3에 도시된 'A'에서와 같이 텅스텐 실리사이드층(28)이 한쪽 방향으로 돌출 또는 쏠린 부위에서 불필요한 물질이 존재하게 되어 후속 랜딩 플러그 형성용 컨택홀 형성공정시 이상 산화가 유발되는 문제가 발생될 수 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, STAR 공정을 이용한 반도체 소자의 게이트 전극 형성공정시 게이트 전극의 프로파일의 균일성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 액티브 영역의 중앙부에 돌출부를 갖는 기판을 제공하는 단계와, 상기 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 목표치 두께보다 두껍게 폴리 실리콘막을 증착하는 단계와, 상기 폴리 실리콘막을 목표치 두께로 평탄화하는 단계와, 평탄화된 상기 폴리 실리콘막 상부에 도전층을 증착하는 단계와, 상기 도전층 및 상기 폴리 실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 공정 중 STAR 공정을 이용한 반도체 소자의 게이트 전극 형성방법 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(110) 상부에 기판(110)의 결정 결함 억제 또는 표면 처리를 위하여 패드 산화막(112)을 형성한다. 이때, 패드 산화막(112)은 건식 또는 습식산화공정으로 형성하며, 750~900℃의 온도범위 내에서 70~100Å의 두께로 형성한다.
이어서, 패드 산화막(110) 상부에 패드 질화막(미도시)을 증착한다. 이때, 패드 질화막는 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착하며, 후속 공정을 통해 형성되는 소자 분리막(114)의 두께를 충분히 확보하기 위하여 최대한 두껍게 증착한다.
이어서, STI 식각공정을 실시하여 기판(110) 내부에 트렌치(미도시)를 형성한다. 이때, 트렌치는 소정 각도 범위의 기울기(slope, θ)를 갖도록 형성하되, 바람직하게는 75~85°범위의 각도로 경사지게 형성한다. 한편, STI 식각공정은 마스크 공정과 식각공정으로 이루어지며, 패드 질화막 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한 다음 이 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 기판(110)을 식각하는 과정으로 이루어진다.
이어서, 트렌치가 매립되도록 소자 분리막용 절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(114)을 형성한다. 이때, 소자 분리막(114)은 트렌치 내부에서 공극(void)이 발생되지 않도록 매 립 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.
이어서, 패드 질화막을 제거한다. 이때, 패드 질화막 제거공정은 인산(H3PO4)을 이용하여 제거한다. 이로써, 기판(110)으로부터 일부가 돌출된 소자 분리막(114)이 형성된다.
이어서, 도 4b에 도시된 바와 같이, 패드 질화막이 제거된 전체 구조 상부에 하부 반사방지막(BARC, 116)을 도포한다. 이때, 하부 반사방지막(116)은 유기 또는 무기막으로 형성한다.
이어서, 하부 반사방지막(116) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 STAR 마스크(118)를 형성한다.
이어서, 도 4c에 도시된 바와 같이, STAR 마스크(118, 도4b참조)를 이용한 식각공정을 실시하여 하부 반사방지막(116)과, 패드 산화막(112) 및 기판(110)의 일부를 식각한다. 이로써, 기판(110)의 액티브 영역의 중앙부에는 절곡부(120)를 갖는 돌출부(122, 도 4d참조)가 형성된다. 이때, 소자 분리막(114)의 일부도 함께 식각되어 리세스된다.
이어서, 스트립 공정을 실시하여 STAR 마스크(118)과 반사 방지막(116)을 제거한다.
이어서, 도 4d에 도시된 바와 같이, 세정공정을 실시하여 패드 산화막(112)을 제거한다. 이때, 세정공정은 DHF 용액(Diluted HF, 예컨대 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE 용액(Buffered Oxide Etchant, 예컨대 HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)을 이용하여 실시한다.
이어서, 도 4e에 도시된 바와 같이, 돌출부(122)를 포함하는 전체 구조 상부의 단차를 따라 게이트 산화막(124)을 증착한다. 이때, 게이트 산화막(124)은 습식산화공정으로 형성하며, 예컨대 750~800℃ 정도의 온도에서 습식산화를 진행하고, 900~910℃ 정도의 온도에서 질소(N2) 분위기에서 20~30분 동안 어닐링을 진행하여 형성한다.
이어서, 게이트 산화막(124) 상부에 게이트 전극용 폴리 실리콘막(126)을 증착한다. 이때, 폴리 실리콘막(126)은 후속 CMP 공정을 통해 연마되어 제거될 두께를 감안하여 최종 목표치 두께(B 기준)보다 두껍게 형성한다. 이러한 폴리 실리콘막(126)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD 방식으로 형성한다. 이때, 폴리 실리콘막(126)의 그레인 사이즈(grain size)가 최소화되도록 증착하는 것이 바람직하다. 예컨대 580~620℃의 온도범위 내에서 0.1~3Torr 정도의 낮은 압력으로 형성한다.
이어서, 도 4f에 도시된 바와 같이, 균일성을 확보하기 위하여 CMP 공정을 실시하여 폴리 실리콘막(126)을 평탄화한다. 이때, CMP 공정시 연마 타겟은 'B'까지 진행한다.
이어서, 폴리 실리콘막(126) 상부에 텅스텐 실리사이드층(128) 및 캡핑층(130)을 순차적으로 증착한다. 이때, 폴리 실리콘막(126)은 CMP 공정을 통해 이미 평탄화된 상태로서, 이렇게 평탄화된 폴리 실리콘막(126) 상부에 텅스텐 실리사이드층(128) 및 캡핑층(130)을 순차적으로 증착함에 따라 단차 없이 균일성을 확보할 수 있다. 한편, 캡핑층(130)은 질화막으로 형성한다.
이어서, 게이트 마스크를 이용한 식각공정을 실시하여 게이트 전극(132)을 형성한다.
이어서, 도 4g에 도시된 바와 같이, 게이트 전극(132)을 포함하는 전체 구조 상부의 단차를 따라 스페이서용 절연막(134)을 증착한다. 이때, 게이트 전극(132)이 균일성을 갖도록 형성됨에 따라 종래기술에서와 같이 텅스텐 실리사이드층의 돌출에 의한 인접한 게이트 전극(132) 간의 스페이스 감소없이 절연막(134)을 안정적으로 증착할 수 있다. 결국, 후속 후속 랜딩 플러그 컨택홀 형성공정시 컨택홀이 개방 불량 및 이상 산화에 의한 소자 분량을 개선시켜 소자의 수율을 크게 개선시킬 수 있다.
이어서, 절연막(134)을 건식식각 방식인 에치백(etch back) 공정을 실시하여 게이트 전극(132)의 양측벽에 스페이서(미도시)를 형성한다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, STAR 식각공정이 진행되고, 기판 상에 게이트 산화막을 형성한 후 목표치 두께보다 두껍게 폴리 실리콘막을 증착한다. 그런 다음, CMP 공정을 실시하여 상기 폴리 실리콘막을 평탄화한 후 그 상부에 텅스텐 실리사이드층 및 캡핑층을 순차적으로 증착함으로써 기울어짐 없이 상기 텅스텐 실리사이드층 및 캡핑층의 균일성을 확보하여 후속 게이트 전극 형성 후 인접한 게이트 전극 간의 스페이스 감소없이 스페이서용 절연막을 안정적으로 증착할 수 있으며, 이를 통해 후속 후속 랜딩 플러그 컨택홀 형성공정시 컨택홀이 개방 불량 및 이상 산화에 의한 소자 분량을 개선시켜 소자의 수율을 크게 개선시킬 수 있다.

Claims (7)

  1. 액티브 영역의 중앙부에 돌출부를 갖는 기판을 제공하는 단계;
    상기 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 목표치 두께보다 두껍게 폴리 실리콘막을 증착하는 단계;
    상기 폴리 실리콘막을 목표치 두께로 평탄화하는 단계;
    평탄화된 상기 폴리 실리콘막 상부에 도전층을 증착하는 단계; 및
    상기 도전층 및 상기 폴리 실리콘막을 식각하여 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 폴리 실리콘막을 평탄화하는 단계는 CMP 공정으로 실시하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 돌출부를 형성하는 단계는,
    상기 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계;
    상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부에 고립된 소자 분리막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 패드 질화막 상부에 STAR 마스크를 형성하는 단계;
    상기 STAR 마스크를 이용한 식각공정을 실시하여 상기 액티브 영역의 중앙부가 돌출되도록 상기 기판을 식각하는 단계; 및
    상기 STAR 마스크 및 상기 패드 산화막을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 패드 질화막을 제거한 후 상기 패드 산화막 상부에 하부 반사방지막을 도포하는 단계를 더 포함하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 게이트 전극을 형성한 후 상기 게이트 전극을 포함하는 전체 구조 상부에 스페이서용 절연막을 증착하는 단계; 및
    상기 스페이서 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계
    를 더 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 도전층을 증착한 후 상기 도전층 상부에 캡핑층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 도전층은 텅스텐 실리사이드층인 반도체 소자의 제조방법.
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