KR100575343B1 - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 본 발명은 트렌치 식각공정을 실시하기 전에 노출되는 반도체 기판 상부에 대하여 산화공정을 실시하여 적정 폭을 갖는 버즈 비크(bird's beak) 형태로 서피스 산화막(surface oxide)을 형성한다. 따라서, 본 발명에서는 액티브 영역의 임계치수를 감소시키면서 터널 산화막이 얇아지는(thining) 현상을 방지할 수 있다. 그리고, 터널 산화막의 얇아짐 현상을 방지함으로써 FN(Fowler-Nordheim tunneling) 터널링에 의한 정상적인 셀 동작을 구현할 수 있다.
플래시 메모리 소자, 트렌치, SA-STI, STI, 버즈 비크

Description

플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시된 단면도들이다.
도 12은 종래기술에 따른 STI 공정을 통해 제조된 플래시 메모리 소자의 단면도를 도시한 SEM(Scanning Electron Microscope) 사진이다.
도 13는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 통해 제조된 플래시 메모리 소자의 단면도를 도시한 SEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 스크린 산화막
12 : 패드 질화막 13 : 포토레지스트 패턴
14 : 질화막 14a : 스페이서
15 : 서피스 산화막 16 : 트렌치
17 : 월 산화막 18 : 질화막
18a : 소자 분리막 19 : 터널 산화막
20 : 폴리 실리콘막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 기존의 STI(Shallow Trench Isolation) 공정을 적용하는 소자 분리막 형성공정에서 액티브 영역에 비해 트렌치 상부 모서리 부위에서 터널 산화막이 얇게 형성되는 현상을 방지하여 셀의 동작 특성을 개선시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자(FLASH memory device)를 제조함에 있어서, SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막을 형성하고 있다. 그러나, 플래시 메모리 소자의 고집적화에 따라 SA-STI 방식을 더 이상 채용할 수 없는 서브 마이크론 스킴(sub micron scheme)에 있어서는 산화막 및 질화막이 형성된 구조에서 트렌치(trench)를 형성하기 위한 식각공정(이하, '트렌치 식각공정'이라 함)을 실시하는 기존의 STI(Shallow Trench Isolation) 공정을 적용할 수 밖에 없다.
그렇지만, STI 공정은 트렌치를 먼저 형성한 후 터널 산화막을 형성하는 공정으로 이루어지기 때문에 트렌치 상부 모서리 부위(top corner)의 프로파일(profile)에 따라 터널 산화막의 프로파일이 영향을 받게 되는 문제점을 가지고 있다. 일반적으로, 도 12에 도시된 바와 같이 트렌치 상부 모서리 부위에서는 트렌치 식각공정시에 받은 플라즈마 손상(plasma damage)에 의해 터널 산화막을 형성하기 위한 산화공정시 산화율(oxidation rate)이 감소하여 액티브(active) 상에 형성되 는 터널 산화막의 두께보다 작게 터널 산화막이 형성된다. 이에 따라, 정상적인 셀 동작을 구현하기가 어려워지고 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 기존의 STI 공정을 적용하는 소자 분리막 형성공정에서 액티브 영역에 비해 트렌치 상부 모서리 부위에서 터널 산화막이 얇게 형성되는 현상을 방지하여 셀의 동작 특성을 개선시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 스크린 산화막이 형성된 반도체 기판이 제공되는 단계와, 상기 스크린 산화막 상에 패드 질화막을 형성하는 단계와, 상기 패드 질화막 및 상기 스크린 산화막을 패터닝하여 상기 반도체 기판의 일부를 노출시키는 단계와, 패터닝된 상기 패드 질화막과 상기 스크린 산화막의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 통해 노출되는 상기 반도체 기판에 대하여 산화공정을 실시하여 노출되는 상기 반도체 기판 상부와 상기 스페이서의 하부에 서피스 산화막을 형성하는 단계와, 상기 스페이서를 마스크로 이용한 트렌치 식각공정을 실시하여 상기 반도체 기판에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막용 절연막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 스페이서 및 상기 스크린 산화막을 제거하는 동시에 상기 소자 분리막용 절연막의 일부를 식각하여 소자 분리막을 형성하는 단 계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 산화공정을 실시하여 터널 산화막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 터널 산화막 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 11에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 반도체 기판(10) 상에 스크린 산화막(screen oxide, 11)을 형성한다. 이때, 스크린 산화막(11)은 습식 또는 건식산화 방식으로 80Å 이하의 두께로 형성한다. 이로써, 패드 질화막(12)을 증착하기 전 스크린 산화막(11)의 두께가 50Å 이하가 되도록 한다.
그런 다음, 스크린 산화막(11)을 마스크로 이용한 웰(well) 이온주입공정 및 문턱전압 이온주입공정을 실시한다. 이로써, 반도체 기판(10) 내에는 웰 영역(미도시)이 형성된다.
그런 다음, 스크린 산화막(11) 상에 패드 질화막(12)을 증착한다. 이때, 패드 질화막(12)은 LPCVD(Low Plasma Chemical Vapor Deposition) 방식을 이용하여 후속 소자 분리막용 절연막으로 사용되는 HDP(High Density Plasma) 산화막(도 8의 '18'참조)이 트렌치(도 6의 '16'참조)를 완전히 매립(gap filling)할 수 있도록 제공되는 종횡비(aspect ratio)를 갖도록 600Å 이하의 두께로 가급적 얇게 형성하는 것이 바람직하다.
그런 다음, 패드 질화막(12) 상에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern, 13)을 형성한다.
도 2를 참조하면, 포토레지스트 패턴(13)을 이용한 식각공정을 실시하여 패드 질화막(12) 및 스크린 산화막(11)을 패터닝한다. 이로써, 트렌치(16)가 형성될 반도체 기판(10)의 상부가 노출된다. 이후, 포토레지스트 패턴(13)은 스트립(strip) 공정을 통해 제거된다.
도 3을 참조하면, 트렌치(16)가 형성될 영역으로 반도체 기판(10)이 노출된 전체 구조 상부의 단차를 따라 스페이서용 절연막(14)를 증착한다. 여기서, 절연막(14)은 우수한 스텝 커버리지(step coverage)를 갖는 DCS-HTO(Dichlorosilane, SiH2Cl2 - High Temperature Oxide)을 이용하여 50Å 내지 200Å의 두께로 증착한다. 또한, 절연막(14)은 TEOS(Tetra Ethyle Ortho Silicate) 및 MS(SiH4)-HTO 등을 이용하여 형성할 수도 있다.
도 4를 참조하면, 절연막(14)이 형성된 전체 구조 상부에 대하여 에치백(etch back)과 같은 전면 식각공정을 실시하여 패터닝된 패드 질화막(12) 및 스크린 산화막(11)의 측벽에 스페이서(14a)를 형성한다. 여기서, 스페이서(14a)를 형성하는 이유는 식각장비의 한계상 트렌치(16)의 폭을 좁게 제어하는데 그 한계가 있기 때문이다. 따라서, 식각장비의 한계를 보상하기 위한 일환으로 스페이서(14a)를 형성한다.
도 5를 참조하면, 스페이서(14a)를 통해 노출되는 반도체 기판(10)의 상부면에 대하여 산화공정을 실시하여 노출되는 반도체 기판(10)의 상부면과 스페이서(14a)의 하부에 서피스 산화막(surface oxide, 15)을 형성한다. 이때, 상기 산화공정은 습식 또는 건식산화 공정으로 하여 30Å 내지 200Å의 타겟(target)으로 실시한다. 도 5에 도시된 바와 같이, 서피스 산화막(15)은 스페이서(14a)를 통해 노출되는 반도체 기판(10)의 상부와 스페이서(14a)의 하부에서 두께가 서로 다르게 형성된다. 이로써, 스페이서(14a)의 하부에서는 서피스 산화막(15)이 버즈 비크(bird's beak) 형태(A 부위 참조)를 갖게 된다. 이때, 버즈 비크의 폭은 100Å 내지 200Å이 된다. 그리고, 이 버즈 비크는 트렌치 상부 모서리의 슬로프(slope)의 기초가 된다.
도 6을 참조하면, 필드(field) 영역이 정의되는 부위에 트렌치 식각공정을 실시한다. 이때, 트렌치 식각공정은 스페이서(14a)를 마스크로 하여 실시되고, 이에 따라, 스페이서(14a)를 통해 노출되는 반도체 기판(10)에 트렌치(16)가 형성된다. 이때, 트렌치(16)의 폭은 스페이서(14a)에 의해 제어되는데, 상부의 폭이 대략 10nm 정도로 제어된다.
도 7을 참조하면, 트렌치(16)의 내측벽에 대하여 월(wall) 산화공정을 실시하여 월 산화막(17)을 형성한다. 이때, 월 산화공정은 건식산화 방식을 이용하여 800℃ 내지 1000℃의 온도 범위 내에서 30Å 내지 100Å의 타겟으로 실시한다. 여기서, 월 산화공정은 좁은 액티브 영역의 임계치수(critical dimension)를 확보하고, 트렌치(16) 상부 모서리 부위에서의 추가 산화를 통해 충분한 슬로프를 확보하기 위하여 실시한다.
도 8을 참조하면, 트렌치(16)가 갭 필링(gap filling)되도록 소자 분리막용 절연막(18)을 증착한다. 이때, 절연막(18)은 HDP 산화막을 이용하여 트렌치(16)에 보이드(void)가 발생되지 않도록 증착한다.
그런 다음, 절연막(18)이 증착된 전체 구조 상부면에 대하여 평탄화 공정을 실시한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용하여 패드 질화막(12)이 노출될 때까지 실시된다. 물론, 이 과정에서 패드 질화막(12)의 일부가 연마될 수도 있다. 경우에 따라서는 패드 질화막(12)을 일부 연마시켜 두께를 제어할 수도 있다.
도 9를 참조하면, 스트립 공정을 실시하여 패드 질화막(12)을 제거한다. 이 때, 상기 스트립 공정은 산화막과 질화막 간의 식각 선택비가 높은 식각용액을 이용하여 실시한다. 예컨대, 상기 스트립 공정은 인산(H3PO4)을 이용하여 실시할 수 있다. 이로써, 절연막(18)이 돌출된 형태로 나타나게 된다.
도 10을 참조하면, DHF 또는 BOE를 이용한 세정공정을 실시하여 스크린 산화막(11) 및 스페이서(14a)를 제거하는 동시에 절연막(18)의 일부를 식각하여 소자 분리막(18a)을 형성한다.
도 11을 참조하면, 소자 분리막(18a)이 형성된 전체 구조 상부면에 터널 산화막(19)을 형성한다. 이때, 터널 산화막(19)은 750℃ 내지 800℃ 온도 범위 내에서 습식산화공정을 실시한 후 850℃ 내지 1000℃ 온도 범위 내에서 인-시튜(in-situ) N2O 어닐공정을 실시하여 형성한다. 이는, 터널 산화막(19) 내에 적절한 양의 질소를 포함(incorporation)시켜 우수한 특성을 갖는 터널 산화막을 형성하기 위함이다. 이때, 터널 산화막(19) 내에 질소 함량은 2atomic% 내지 10atomic% 수준으로 한다.
그런 다음, 터널 산화막(19) 상에는 플로팅 게이트용 폴리 실리콘막(20)을 형성한다. 이때, 폴리 실리콘막(20)은 언도프트(undoped) 또는 도프트(doped) 폴리 실리콘막으로 형성할 수 있다. 언도프트 폴리 실리콘막은 SiH4 가스 또는 Si2H6 가스를 소오스 가스로 이용하여 형성한다. 도프트 폴리 실리콘막은 SiH4 가스, 또는 Si2H6 가스와 PH3 가스의 혼합가스를 이용하여 510℃ 내지 550℃ 온도와 0.1Torr 내 지 3Torr의 압력범위내에서 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착할 수 있다.
상기에서 설명한 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 통해 제조된 플래시 메모리 소자가 도 13에 도시되었다. 도 12와 도 13을 비교하여 보면, 도 12에 도시된 바와 같이 종래의 기술에 따라 제조된 플래시 메모리 소자에서는 트렌치의 상부 모서리 부위에서 터널 산화막의 얇아짐 현상이 뚜렷하게 나타나고 있는 것을 알 수 있으나, 도 13에 도시된 바와 같이 본 발명의 바람직한 실시예를 통해 형성된 트렌치(16)의 상부 모서리 부위에서의 터널 산화막(19)의 얇아짐 현상이 억제된 것을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 패터닝된 패드 질화막 및 스크린 산화막의 측벽에 스페이서를 형성한 후 상기 스페이서를 마스크로 하여 트렌치 식각공정을 실시하여 트렌치를 형성함으로써 트렌치의 폭을 최대한 감소시켜 형성할 수 있다.
또한, 본 발명에 의하면, 트렌치 식각공정을 실시하기 전에 노출되는 반도체 기판 상부에 대하여 산화공정을 실시하여 적정 폭을 갖는 버즈 비크 형태로 서피스 산화막을 형성함으로써 액티브 영역의 임계치수를 감소시키면서 터널 산화막이 얇아지는(thining) 현상을 방지할 수 있다. 그리고, 터널 산화막의 얇아짐 현상을 방지함으로써 FN(Fowler-Nordheim tunneling) 터널링에 의한 정상적인 셀 동작을 구현할 수 있다.
또한, 본 발명에 의하면, 복잡한 공정 및 장비의 추가 소요없이 기존의 장비와 공정을 이용하여 낮은 비용(low cost)과 높은 신뢰성(high reliability)을 가지는 반도체 소자를 형성할 수 있다.

Claims (10)

  1. (a) 스크린 산화막이 형성된 반도체 기판이 제공되는 단계;
    (b) 상기 스크린 산화막 상에 패드 질화막을 형성하는 단계;
    (c) 상기 패드 질화막 및 상기 스크린 산화막을 패터닝하여 상기 반도체 기판의 일부를 노출시키는 단계;
    (d) 패터닝된 상기 패드 질화막과 상기 스크린 산화막의 측벽에 스페이서를 형성하는 단계;
    (e) 상기 스페이서를 통해 노출되는 상기 반도체 기판에 대하여 산화공정을 실시하여 노출되는 상기 반도체 기판 상부와 상기 스페이서의 하부에 서피스 산화막을 형성하는 단계;
    (f) 상기 스페이서를 마스크로 이용한 트렌치 식각공정을 실시하여 상기 반도체 기판에 트렌치를 형성하는 단계;
    (g) 상기 트렌치가 매립되도록 소자 분리막용 절연막을 형성하는 단계;
    (h) 상기 패드 질화막을 제거하는 단계;
    (i) 상기 스페이서 및 상기 스크린 산화막을 제거하는 동시에 상기 소자 분리막용 절연막의 일부를 식각하여 소자 분리막을 형성하는 단계; 및
    (j) 상기 소자 분리막을 포함하는 전체 구조 상부에 산화공정을 실시하여 터널 산화막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 서피스 산화막은 양측이 버즈 비크 형태를 갖도록 형성되는 플래시 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 서피스 산화막은 상기 반도체 기판의 상부에서 형성되는 두께가 상기 스페이서의 하부에서 형성되는 두께보다 두껍게 형성되는 플래시 메모리 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 버즈 비크의 폭이 100Å 내지 200Å를 갖는 플래시 메모리 소자의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 서피스 산화막은 30Å 내지 200Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 (f) 단계와 상기 (g) 단계 사이에는 상기 트렌치 내측벽에 월 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 스페이서는 절연막으로 이루어진 플래시 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 절연막은 DCS-HTO, TEOS 및 MS-HTO 중 어느 하나인 플래시 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 터널 산화막은 50℃ 내지 800℃ 온도 범위 내에서 습식산화 방식으로 실시한 후 850℃ 내지 1000℃ 온도 범위 내에서 인-시튜 N2O 어닐공정을 실시하여 형성하는 플래시 메모리 소자의 제조방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 터널 산화막은 2atomic% 내지 10atomic% 정도의 질소를 포함하는 플래시 메모리 소자의 제조방법.
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KR100672663B1 (ko) * 2004-12-28 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100676599B1 (ko) * 2005-02-28 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP2012164865A (ja) 2011-02-08 2012-08-30 Toshiba Corp 半導体装置の製造方法
CN102956495B (zh) * 2011-08-29 2017-04-12 联华电子股份有限公司 浅沟槽隔离结构制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040002233A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20050009490A (ko) * 2003-07-16 2005-01-25 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
JPH08340056A (ja) * 1995-06-12 1996-12-24 Sony Corp シリコン系絶縁膜の形成方法と半導体装置
JPH09115904A (ja) * 1995-10-14 1997-05-02 Semiconductor Energy Lab Co Ltd 酸化膜の作製方法及び酸化膜の作製装置
KR100192178B1 (ko) * 1996-01-11 1999-06-15 김영환 반도체 소자의 아이솔레이션 방법
JPH09326478A (ja) * 1996-06-07 1997-12-16 Hitachi Ltd Ｍｉｓトランジスタの製造方法、ｍｉｓトランジスタ、半導体集積回路装置の製造方法および半導体集積回路装置
US6033969A (en) * 1996-09-30 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation that has rounded and protected corners
US5721174A (en) * 1997-02-03 1998-02-24 Chartered Semiconductor Manufacturing Pte Ltd Narrow deep trench isolation process with trench filling by oxidation
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
KR20000040458A (ko) * 1998-12-18 2000-07-05 김영환 반도체 소자의 격리영역 형성방법
JP2001094077A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 半導体記憶装置及びその製造方法
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
US6261905B1 (en) * 2000-04-28 2001-07-17 Taiwan Semiconductor Manufacturing Company Flash memory structure with stacking gate formed using damascene-like structure
JP2002100673A (ja) * 2000-09-21 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2002134634A (ja) * 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
KR100426482B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6495430B1 (en) * 2002-05-21 2002-12-17 Macronix International Co., Ltd. Process for fabricating sharp corner-free shallow trench isolation structure
KR100538884B1 (ko) * 2004-03-30 2005-12-23 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040002233A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20050009490A (ko) * 2003-07-16 2005-01-25 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법

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