KR20060134279A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 74
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000002955 isolation Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims abstract description 5
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 22
- 239000000654 additive Substances 0.000 claims description 6
- 230000000996 additive effect Effects 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 2
- 238000009826 distribution Methods 0.000 abstract description 5
- 239000007789 gas Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- -1 ISO nitride Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
본 발명은 반도체기판 상부에 패드산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막 및 패드산화막의 일부를 제거하여 반도체 기판을 노출시키는 단계; 상기 노출된 반도체 기판에 산화막을 형성하여 트렌치 탑 코너를 산화하는 단계; 상기 반도체 기판 상부에 형성된 산화막 및 반도체 기판을 순차적으로 제거하여 트렌치를 형성하는 단계; 갭필 공정을 실시한 후, 상기 질화막 및 패드산화막을 제거하는 단계; 상기 질화막 및 패드산화막이 제거된 영역에 터널산화막 및 플로팅게이트용 폴리 실리콘을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 개시한다.
소자분리막, 트렌치 탑(Trench Top), 모트(Moat), ISO 갭필(Gap Fill), 패드 산화막(PAD Oxide)
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 패드산화막
102a : 트렌치 탑 코너 영역 104 : 질화막
106 : 하드 마스크 108 : 산화막
110 : 트렌치(Trench) 112 : 절연막
114 : 터널산화막 116 : 플로팅게이트용 폴리실리콘
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히 ISO 하드마스크 식각 후 트렌치 탑(Trench Top) 부근을 산화시켜 ISO 갭필(Gap Fill)을 용이하게 하고 이온주입 분포를 안정시키며, 모트(Moat) 형성을 억제할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
일반적으로 반도체 소자 분리 방법은 질화막을 이용하여 국부 산화막 형성 (Local Oxidation of Silicon : LOCOS) 방법과 반도체 기판 표면에 트렌치(Trench)를 형성하여 소자를 분리하는 트렌치 소자 분리 방법이 있다.
국부 산화막 형성 방법은 질화막을 마스크로 해서 반도체 기판 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자응력 문제가 적고, 생성되는 산화막질이 우수한 장점이 있으나 소자 분리 영역이 차지하는 면적이 크므로 미세화에 한계가 있다. 이에 반해 트렌치를 이용한 소자 분리 방법은 반도체 기판 표면에 트렌치를 형성하여 절연막을 채운 후 평탄화하는 방법으로 소자 분리 영역이 차지하는 면적을 작게 형성할 수 있어 미세화에 유리하다.
종래의 반도체 기판 표면에 트렌치를 형성하여 반도체 소자 분리 공정을 간략히 설명하면, 먼저 반도체 기판 상부에 패드 산화막(PAD Oxide)을 성장시키고, 패드 산화막 상부에 질화막을 형성한다. 다음, 질화막 상부에 감광막을 도포하고, 반도체 기판 표면에 소자 분리 영역인 트렌치를 형성하기 위해 감광막을 노광 및 현상한다.
다음, 감광막의 노광 및 현상에 의해 감광막 패턴을 형성한 후 감광막 패턴을 마스크로하여 질화막을 패터닝한다. 패터닝된 질화막을 하드 마스크로 사용하여 패드 산화막 및 반도체 기판을 소정 깊이와 폭을 갖도록 식각하여 반도체 소자 분리 영역인 트렌치(Trench)를 형성한 후, 트렌치 내부를 채우는 갭필(Gap Fill) 공정을 실시한다.
다음, 기계 화학적 연마(Chemical Mechanical Polishing:CMP) 공정을 이용하 여 질화막이 있는 위치까지 트렌치 절연막 패턴을 깍아내 평탄화하여 평탄화된 절연막 패턴으로 이루어진 소자분리막을 형성한다.
노출된 질화막을 인산을 이용한 습식 식각으로 제거하면, 반도체 기판은 소자분리막을 기준으로 양쪽 부분의 활성 영역과 소자분리막에 해당되는 영역인 소자 분리 영역으로 나누어진다.
이후, 일반적인 게이트 전극 형성 방법을 이용하여 게이트 전극을 활성 영역에 형성한 후에, 불순물 이온 주입 공정 으로 게이트 전극을 기준으로 드레인/소스 영역을 형성한다.
그러나, 최근 디바이스가 소형화됨에 따라 ISO 하드마스크 식각 후 트렌치 탑(Trench Top)과 질화막이 형성된 영역에 불연속적인 윤곽(Profile)이 형성되어 ISO 갭필(Gap Fill)이 용이하지 않은 문제점이 있다. 왜냐하면, 트렌치 갭 필 능력을 결정하는 것은 갭필되는 모양과 어스펙트 율(Aspect Ratio)인데 상기 어스펙트 율이 낮고 트렌치 윤곽이 연속성을 갖을수록, 트렌치 각(Angle)이 작을수록 갭필이 용이하기 때문이다.
또한, ISO 질화막 하드 마스크 식각 후 반도체 기판이 노출된 상태에서 이온 주입을 하는 경우 이온주입이 불균일하게 발생하여 셀 문턱전압 불균일이 발생하고, 모트(Moat)가 형성되는 문제점이 있다. 이러한 모트는 터널 산화막의 씬잉(Thinning)의 원인이 되어 디바이스의 신뢰성이 저하된다.
본 발명의 목적은 ISO 하드마스크 식각 후 트렌치 탑(Trench Top) 부근을 산 화시켜 ISO 갭필(Gap Fill)을 용이하게 하고 이온주입 분포를 안정시키며, 모트(Moat) 형성을 억제할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공함에 있다.
본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체기판 상부에 패드산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막 및 패드산화막의 일부를 제거하여 반도체 기판을 노출시키는 단계; 상기 노출된 반도체 기판에 산화막을 형성하여 트렌치 탑 코너를 산화하는 단계; 상기 반도체 기판 상부에 형성된 산화막 및 반도체 기판을 순차적으로 제거하여 트렌치를 형성하는 단계; 갭필 공정을 실시한 후, 상기 질화막 및 패드산화막을 제거하는 단계; 상기 질화막 및 패드산화막이 제거된 영역에 터널산화막 및 플로팅게이트용 폴리 실리콘을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 노출된 반도체 기판의 깊이는 150 내지 300 Å인 것을 특징으로 한다.상기 노출된 반도체 기판과 트렌치 탑의 기울기는 84 내지 86도 인 것을 특징으로 한다. 상기 산화막은 플라즈마(Plasma)를 이용하여 형성하는 것을 특징으로 한다.
상기 산화막은 반도체기판 상부에 30 내지 80Å의 두께로 형성하는 것을 특징으로 한다. 상기 트렌치를 형성한 후 트렌치의 측벽에 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.
상기 트렌치 형성을 위한 식각공정 중 산화막을 제거하는 주 식각 가스는 CF4 또는 CHF3 를 사용하고, Ar 과 O2를 첨가 가스로 사용하는 것을 특징으로 한다. 상기 트렌치 형성을 위한 식각공정 중 반도체기판을 제거하는 주 식각 가스는 HBr 또는 Cl2를 사용하고, O2를 첨가 가스로 사용하는 것을 특징으로 한다.
상기 갭필 공정 후 상기 질화막을 스토퍼(Stopper)로 평탄화(CMP) 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다. 상기 질화막 및 패드산화막을 제거한 후 클리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다. 상기 산화막을 형성한 후 이온주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정을 나타낸 단면도로, 도 1a는 종래와 유사한 공정으로 소자분리막 형성을 위한 준비 공정을 실시한 반도체 소자의 단면도 이다.
도 1a를 참조하면, 반도체기판(100) 상부에 소정두께를 갖는 패드 산화막(PAD Oxide)(102)을 성장시킨 후, 상기 패드 산화막(102)의 상부에 질화막(104)을 형성한다.
다음 상기 질화막(104) 상부에 하드 마스크(106)를 형성하고, 상기 하드 마스크(106) 상부에 감광막을 도포한 후 노광 및 현상하여 감광막 패턴을 형성한다. 다음 감광막 패턴을 마스크로 하여 질화막(104) 및 패드 산화막(102)을 순차적으로 식각하여 제거하고 반도체 기판(100)을 약 150 내지 300 Å 의 깊이로 노출시킨다.
상기 하드 마스크(106)는 Oxide 또는 SiON 을 사용하는 것이 바람직하며, 상기 노출된 반도체 기판(100)과 트렌치 탑(Trench Top)의 기울기는 84 내지 86도 이다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 도 1a에서 노출된 반도체 기판(100)의 상부에 산화막(108)을 형성하고, 이온주입 공정을 실시한다.
상기 산화막(108) 형성 공정은 트렌치 탑과 질화막(104)이 형성된 영역에 불연속적인 윤곽(Profile)이 형성되는 것을 방지하기 위해 추가되는 공정으로, 상기 산화막(108)은 플라즈마(Plasma)를 이용하여 형성되며, 이미 형성된 패드산화막(102)과 반응하여 트렌치 탑 코너 영역(102a)이 산화되면서 코너가 무뎌지게 된다.
상기 산화막(108)은 반도체 기판(100) 상부에 30 내지 80Å의 두께로 형성하는 것이 바람직하다.
다음, 트렌치 탑 코너 영역(102a)의 리퀴지(Leakage)를 방지하기 위한 이온주입 공정을 실시하는데, 상기 트렌치 탑 코너에 형성된 산화막(108)은 이온주입시 스크린 산화막(Screen Oxide)으로 사용되어 이온주입 공정의 안정성을 향상 시킨다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 도 1b에서 형성한 산화막(108)과 반도체 기판(100)을 식각하여 트렌치(110)를 형성한다.
상기 트렌치(110) 형성을 위한 식각공정 중 산화막(108)을 식각하는 주 식각 가스는 CF4 또는 CHF3 를 사용하고, Ar 과 O2를 첨가 가스로 사용한다.
또한, 트렌치(110) 형성을 위한 식각공정 중 반도체 기판(100)을 식각하는 주 식각 가스는 HBr 또는 Cl2를 사용하고, O2를 첨가 가스로 사용한다.
상기 트렌치(110) 형성을 위한 식각공정을 실시한 후에는 갭필 공정을 위한 트렌치(110) 측벽에 산화공정을 실시한다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 트렌치(110)를 포함한 반도체 기판(100) 상부면에 화학 기상 증착법(Chemical Vapor Deposition:CVD)에 의해 절연막(112)을 두껍게 증착하여 트렌치 내부를 채우는 갭필 공정을 실시한다.
다음, 기계 화학적 연마(Chemical Mechanical Polishing:CMP) 공정을 이용하여 질화막(104)을 스토퍼(Stopper)로 평탄화하여 소자분리막을 형성한다.
도 1e는 도 1d의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1e를 참조하면, 도 1d의 평탄화 공정 진행 후 남은 노출된 질화막(104)과 패드산화막(102)을 인산을 이용한 습식 식각으로 제거하면, 반도체 기판은 소자분리막을 기준으로 양쪽 부분의 활성 영역과 소자분리막에 해당되는 영역인 소자 분리 영역으로 나누어진다.
상기 질화막(104)과 패드산화막(102)이 제거된 공간은 상기 습식 식각 공정에 의해 자연적으로 주변 절연막(112)도 같이 식각되어 상기 공간이 소정비율 더 넓어지게 되나, 인위적으로 상기 공간확보를 위한 추가 식각공정이 추가될 수도 있 다.
다음, 상기 상기 질화막(104)과 패드산화막(102)이 제거된 공간에 터널산화막(114)을 형성한 후, 플로팅게이트용 폴리실리콘(116)을 형성한다.
이후, 게이트 전극 형성 방법을 이용하여 게이트 전극을 활성 영역에 형성한 후에, 불순물 이온 주입 공정 으로 게이트 전극을 기준으로 드레인/소스 영역을 형성한다.
상기와 같은 도 1a 내지 도 1e의 반도체 소자의 소자분리막 형성공정은 ISO 하드마스크 식각 후 트렌치 탑(Trench Top)부근을 산화시킴으로써, ISO 갭필(Gap Fill)을 용이하게 하고 이온주입 분포를 안정시키며, 모트(Moat) 형성을 억제할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 ISO 하드마스크 식각 후 트렌치 탑(Trench Top)부근을 산화시켜 ISO 갭필(Gap Fill)을 용이하게 하고 이온주입 분포를 안정시키며, 모트(Moat) 형성을 억제할 수 있다.
Claims (11)
- 반도체기판 상부에 패드산화막 및 질화막을 순차적으로 형성하는 단계;상기 질화막 및 패드산화막의 일부를 제거하여 반도체 기판을 노출시키는 단계;상기 노출된 반도체 기판에 산화막을 형성하여 트렌치 탑 코너를 산화하는 단계;상기 반도체 기판 상부에 형성된 산화막 및 반도체 기판을 순차적으로 제거하여 트렌치를 형성하는 단계;갭필 공정을 실시한 후, 상기 질화막 및 패드산화막을 제거하는 단계;상기 질화막 및 패드산화막이 제거된 영역에 터널산화막 및 플로팅게이트용 폴리 실리콘을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 노출된 반도체 기판의 깊이는 150 내지 300 Å인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 노출된 반도체 기판과 트렌치 탑의 기울기는 84 내지 86도 인 것을 특 징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 산화막은 플라즈마(Plasma)를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 산화막은 반도체기판 상부에 30 내지 80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 트렌치를 형성한 후 트렌치의 측벽에 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 트렌치 형성을 위한 식각공정 중 산화막을 제거하는 주 식각 가스는 CF4 또는 CHF3 를 사용하고, Ar 과 O2를 첨가 가스로 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 트렌치 형성을 위한 식각공정 중 반도체기판을 제거하는 주 식각 가스는 HBr 또는 Cl2를 사용하고, O2를 첨가 가스로 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 갭필 공정 후 상기 질화막을 스토퍼(Stopper)로 평탄화(CMP) 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 질화막 및 패드산화막을 제거한 후 클리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 산화막을 형성한 후 이온주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050053846A KR20060134279A (ko) | 2005-06-22 | 2005-06-22 | 반도체 소자의 소자분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050053846A KR20060134279A (ko) | 2005-06-22 | 2005-06-22 | 반도체 소자의 소자분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060134279A true KR20060134279A (ko) | 2006-12-28 |
Family
ID=37812679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050053846A KR20060134279A (ko) | 2005-06-22 | 2005-06-22 | 반도체 소자의 소자분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060134279A (ko) |
-
2005
- 2005-06-22 KR KR1020050053846A patent/KR20060134279A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |