JP2006156471A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 素子分離溝内が多層の絶縁膜で埋め込まれてなる素子分離を用いた場合における素子特性の劣化を抑制できる半導体装置を提供すること。
【解決手段】 半導体装置は、表面に素子分離溝１０５が設けられた半導体基板１０１と、該素子分離溝１０５内に設けられ、ポリシラザン膜１０６と、該ポリシラザン膜１０６上に設けられたシリコン酸化膜１０８とを含む素子分離絶縁膜と、素子分離溝１０５と前記素子分離絶縁膜との間に設けられ、ポリシラザン膜１０６とシリコン熱酸化膜１０８との境界部に対応した素子分離溝１０５の側面上の部分が、前記側面上の他の部分よりも厚い酸化膜１０７とを具備している。
【選択図】 図８

Description

本発明は、溝型の素子分離、特に、シャロートレンチアイソレーション（Shallow Trench Isolation：STI）を用いる半導体装置および半導体装置の製造方法に関する。
ＬＳＩの微細化は、高集積化による素子の性能向上（例えば動作速度向上、低消費電力化）および製造コストの抑制を目的としている。近年、最小加工寸法は、量産レベルで０．１ミクロン近くまで進められてきている。微細化技術は難度が高まってきてはいるものの、今後も０．１ミクロン以下まで一層の微細化が進展していくことが予測されている。
開発段階では、ロジックデバイスの場合、ゲート長が３０ｎｍ程度まで微細化されたデバイスが試作されている。
高集積化のためには、素子面積の過半を占める素子分離領域の微細化が重要である。近年、微細な素子分離領域の形成方法としては、ＳＴＩ技術が採用されている。ＳＴＩ技術は、異方性エッチングで形成された溝（素子分離溝）内に絶縁膜（素子分離絶縁膜）を埋め込むことによって、素子分離領域を形成するという技術である。
上記ＳＴＩ技術により、溝幅が９０ｎｍから７０ｎｍ程度の０．１ミクロン以下に達する素子分離領域が実現されている。また、高集積が重視されるメモリでも、同様に、トランジスタなどのアクティヴエリア幅および素子分離領域幅も、やはり９０ｎｍから７０ｎｍ程度の０．１ミクロン以下の領域に達しようとしている。したがって、メモリの素子分離領域の微細化も重要になってきている。
微細化に伴い、素子分離領域形成の困難度が増している。その理由は、以下の通りである。素子間の分離性能（絶縁性）は、隣接素子間の実効的距離で決まる。この実効的距離は、素子分離溝の一方の側壁から底面そして他方の側壁に沿った素子分離溝の周辺長の最短距離で決まる。デバイスを微細化しても、分離性能を低下させないためには、上記実効的距離を従来並みに保つこと、すなわち、素子分離溝の深さをほぼ一定に保つことが求められる。素子分離溝の幅は、微細化が進むほど細くなるので、素子分離溝のアスペクト比は、微細化の世代毎に高くなる。その結果、微細化に伴い、素子分離領域形成の困難度が増加するのである。
現在、標準的な素子分離絶縁膜の成膜技術の一つとして、高密度プラズマ（High Density Plasma: HDP）ＣＶＤプロセスがある。該ＨＤＰ−ＣＶＤプロセスを用いて、０．１ミクロン世代以下の素子分離溝内にシリコン酸化膜（ＨＤＰシリコン酸化膜）を形成する場合、前述のアスペクト比が３以上に達する。そのため、ボイド（未充填）が無いＨＤＰシリコン酸化膜を素子分離溝内に形成することは、非常に困難なものとなる。素子分離溝内のＨＤＰシリコン酸化膜中のボイドは、絶縁性の低下を招く。
一方、近年、素子分離絶縁膜として、スピンオングラス（ＳＯＧ）膜などの塗布膜が集中的に検討されている。その理由の一つは、塗布膜は流動性を有するため、高アスペクトの素子分離溝内を塗布膜で容易に埋め込むことができるからである。他の理由としては、塗布膜は下地依存性が弱いので、ボイドレス、あるいはシームレスの素子分離絶縁膜の実現に有効であるからである。
塗布膜中には多くの不純物が含まれている。該不純物により、塗布膜の流動性はもたらされる。塗布膜を焼成して得られる素子分離絶縁膜の密度は、上記不純物の影響により低くなる。したがって、素子分離絶縁膜として使用される塗布膜のウエットエッチング耐性は弱い。
半導体装置、特に、ロジックデバイスは、膜厚が異なる複数のゲート酸化膜（マルチゲートオキサイド）を備えている。上記マルチゲートオキサイドは以下のようにして形成される。
まず、ある膜厚を有するゲート酸化膜が形成され、その後、該ゲート酸化膜の不要な部分がウエットエッチングにより除去される。次に、別の厚さを有するゲート酸化膜が形成され、その後、該ゲート酸化膜の不要な部分がウエットエッチングにより除去される。このようなゲート酸化膜の形成および部分除去が、膜厚の種類の数だけ、繰り返されて、マルチゲートオキサイドが形成される。
しかし、上記の通り、塗布膜のウエットエッチング耐性は低いので、ウエットエッチングの繰り返しにより、塗布膜がエッチングされてしまう。これにより、素子間の分離性能は低下してしまう。
そこで、上記不都合を回避するために、ハイブリッド埋め込みプロセスが多く検討されている。ハイブリッド埋め込みプロセスは、素子分離溝内に塗布膜を埋め込む工程と、塗布膜をドライプロセスによりエッチバックする工程と、塗布膜をエッチバックして生じた素子分離溝の未充填部分をＨＤＰシリコン酸化膜等の緻密な絶縁膜で埋め込む工程とを含む。
しかしながら、従来のハイブリッド埋め込みプロセスでは、素子特性の劣化が起こりやすい（特許文献１）。その理由は明らかにされていないが、現状では、以下の理由（１）−（３）が考えられている。
（１）塗布膜を均一にエッチバックすることが難しいこと。
（２）ドライプロセスにより塗布膜をエッチバックする場合、素子分離溝の内面上に反応生成物が付着する。上記反応生成物はウエットエッチングにより除去される。このときのウエットエッチングにより、塗布膜もエッチングされてしまう。このように塗布膜が必要以上にエッチングされることは、ＨＤＰシリコン酸化膜によるＳＴＩの埋め込み不良を引き起こし耐圧などの素子特性のつながる。
（３）ゲート先作り構造の場合、ドライプロセスにより塗布膜をエッチバックする工程において、ゲート酸化膜の端部にプラズマダメージが生じる。これにより、素子特性の劣化が起こりやすい。
特開２００２−２０３８９５（段落０００８〜００１０）
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子分離溝内が多層の絶縁膜で埋め込まれてなる素子分離を用いた場合における素子特性の劣化を抑制できる半導体装置および半導体装置の製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、上記目的を達成するために、本発明に係る半導体装置は、表面に素子分離溝が設けられた半導体基板と、前記素子分離溝内に設けられ、塗布膜と、該塗布膜上に設けられたシリコン酸化膜とを含む素子分離絶縁膜と、前記素子分離溝と前記素子分離絶縁膜との間に設けられ、前記塗布膜と前記シリコン酸化膜との境界部に対応した前記素子分離溝の側面上の部分が、前記側面上の他の部分よりも厚い酸化膜とを具備してなることを特徴とする。
本発明に係る他の半導体装置は、表面に素子分離溝が設けられた半導体基板と、前記素子分離溝内に設けられ、塗布膜と、該塗布膜上に設けられたシリコン酸化膜とを含む素子分離絶縁膜と、前記素子分離溝と前記素子分離絶縁膜との間に設けられ、前記素子分離溝の上部側面上の部分が上に向かって膜厚が薄くなるライナー膜とを具備してなることを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板の表面に素子分離溝を形成する工程と、前記素子分離溝内を塗布膜で埋め込む工程と、前記塗布膜の膜収縮率が所定以下および前記塗布膜の密度が所定以下となる条件の少なくとも一方の条件で前記塗布膜を加熱する熱処理工程と、ウエットエッチングを用いたエッチバックにより、前記素子分離溝内の前記塗布膜の上部を除去する工程と、前記素子分離溝内が埋め込まれるように、前記半導体基板上にシリコン酸化膜を形成する工程と、ＣＭＰプロセスを用いて前記シリコン酸化膜を平坦化する工程とを有することを特徴とする。
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
本発明によれば、素子分離溝内が多層の絶縁膜で埋め込まれてなる素子分離を用いた場合における素子特性の劣化を抑制できる半導体装置および半導体装置の製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１−図７は、本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
本実施形態は、シリコン基板上にゲート酸化膜およびゲート電極を形成する前に、ＳＴＩを形成する場合の例である。
本実施形態の製造方法は、シャロートレンチ内にポリシラザン膜を埋め込む工程と、ウエットエッチング技術を用いたエッチバックにより、シャロートレンチ内のポリシラザン膜の上部を除去する工程と、ポリシラザン膜上のシャロートレンチ内をＨＤＰシリコン酸化膜で埋め込む工程とを含んでいる。
上記製造方法により、ＨＤＰシリコン酸化膜によってＳＴＩ上部が保護される構造が得られる。これにより、マルチゲートオキサイドプロセスのように、ＳＴＩが複数回ウエットエッチングに曝される場合でも、ポリシラザン膜のエッチング（ＳＴＩの落ち込み）は抑制される。以下、本実施形態の詳細について説明する。
［図１］
まず、シリコン基板１０１上にシリコン熱酸化膜１０２が形成され、その後、シリコン熱酸化膜上にＣＭＰの研磨ストッパとなるシリコン窒化膜１０３が形成される。シリコン熱酸化膜１０２の膜厚は例えば５ｎｍ、シリコン窒化膜１０３の膜厚は例えば１８０ｎｍである。
次に、基板全面上にＲＩＥ（Reactive Ion Etching）プロセス時のマスクとなるＣＶＤシリコン酸化膜が形成され、その後、上記ＣＶＤシリコン酸化膜上にフォトレジスト膜が塗布される。
次に、通常のリソグラフィプロセスによって上記フォトレジス膜が加工され、その後、該加工されたフォトレジスト膜（レジストパターン）をマスクとして、ＲＩＥプロセスにより、上記ＣＶＤシリコン酸化膜がエッチングされ、ハードマスクが形成される。その後、上記フォトレジスト膜は、アッシャープロセス、および、硫酸過酸化水素水混合液を用いたエッチングプロセスにより除去される。
次に、上記ハードマスク（上記ＣＶＤシリコン酸化膜）をマスクとして、ＲＩＥプロセスにより、シリコン窒化膜１０３、シリコン熱酸化膜１０２、シリコン基板１０１が順次エッチングされ、シリコン基板１０１の表面にエッチング深さ３５０ｎｍの溝（シャロートレンチ）が形成される。その後、弗酸蒸気によって、上記ハードマスクが選択的に除去される。
次に、上記シャロートレンチの内面（側面および底面）が熱酸化され、該内面上に厚さ３ｎｍのシリコン熱酸化膜１０４が形成される。
以上の工程を経て、シャロートレンチとその内面を覆うシリコン熱酸化膜とを含むＳＴＩ用のアイソレーション溝１０５が形成される。図１には、分離幅が異なる三種類の溝領域を含むアイソレーション溝１０５が示されている。
［図２］
次に、基板全面上に厚さ６５０ｎｍのポリシラザン膜１０６がスピンコーティング法を用いて形成される。ポリシラザン膜１０６の形成は具体的には以下のように行われる。
まず、過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ2 ＮＨ）n ］がキシレン、ジブチルエーテル等中に分散され、過水素化シラザン重合体溶液が生成され、その後、上記過水素化シラザン重合体溶液がスピンコーティング法により、シリコン基板１０１の表面上に塗布される。液体の塗布であるために、本実施形態のような高アスペクト比のアイソレーション溝１０５の内部にも、ボイド（未充填）やシーム（継ぎ目状の未充填）が生じることなく、上記過水素化シラザン重合体を含む塗布膜が埋め込まれる。
スピンコーティング法の条件は、例えば、シリコン基板１０１の回転速度が１０００ｒｐｍ、シリコン基板１０１の回転時間が３０秒、過水素化シラザン重合体溶液の滴下量が２ｃｃである。上記条件で、厚さ６５０ｎｍのポリシラザン膜１０６が得られる。
次に、上記塗布膜に対して所定の熱処理が行われることにより、上記塗布膜が低不純物濃度のポリシラザン膜１０６に変えられる。
具体的には、まず、上記塗布膜が形成されたシリコン基板１０１がホットプレート上で１５０℃で加熱され、続いて、シリコン基板１０１が不活性ガス雰囲気中で３分間ベークされることにより、過水素化シラザン重合体溶液中の溶媒が揮発される。この状態では、塗布膜中には、溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存している。
次に、２５０℃から３５０℃の水蒸気雰囲気中で、上記塗布膜に対して熱処理が行われる。上記熱処理により、上記塗布膜中の不純物炭素や炭化水素が除去され、さらに、上記塗布膜中のＳｉ−Ｎ結合の殆どがＳｉ−Ｏ結合に転換される。この反応は、典型的には、以下に示すように進行する。
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3
この反応および熱収縮により、上記塗布膜が緻密化され、ＣＭＰ加工が行えるポリシラザン膜１０６（素子分離絶縁膜）が得られる。
［図３］
次に、シリコン窒化膜１０３をストッパとして、ＣＭＰプロセスにより、ポリシラザン膜１０６が研磨され、アイソレーション溝１０５の内部にのみポリシラザン膜１０６が残存される。
［図４］
次に、１００：１希釈弗酸を用いたウエットエッチングにより、ポリシラザン膜１０６が３００ｎｍエッチバックされる。このとき、後述する図６の工程で、アイソレーション溝内にＨＤＰシリコン酸化膜１０８が容易に埋め込まれるように、アイソレーション溝内の分離幅が異なる複数の溝領域内においても、ポリシラザン膜１０６は等速でエッチバックされることが好ましい。
なぜならば、もし、狭いアイソレーション溝１０５内のポリシラザン膜１０６が、広いアイソレーション溝１０５内のポリシラザン膜１０６よりも多くエッチバックされたとすると、広いアイソレーション溝１０５内で十分な深さまでエッチバックできないか、あるいは、狭いアイソレーション溝１０５内でエッチバック量が多すぎて、ＨＤＰシリコン酸化膜が十分埋め込めないことが予想されるからである。
本実施形態の場合、図２の工程で、２５０℃以上３５０℃以下の温度に設定された水蒸気雰囲気中で、ポリシラザン膜１０６が加熱されているので、アイソレーション溝内の分離幅が異なる複数の溝領域内において、ポリシラザン膜１０６は等速でエッチバックされる。以下、この点についてさらに説明する。
ウエットエッチングレートは、ポリシラザン膜の密度に強く依存する。ポリシラザン膜の密度は、上記水蒸気雰囲気中での熱処理の温度に強く依存する。
図９に、ポリシラザン膜に対する熱処理の温度（熱処理温度）と、狭い溝（約７０ｎｍ）および広い溝（約１ミクロン）内に埋め込まれたポリシラザン膜のシリコン熱酸化膜に対するウエットエッチングレート比（選択比）との関係を示す。上記熱処理は水蒸気雰囲気で行われた。エッチング溶液としては１００：１の希釈弗酸が用いられた。
図１０に、上記熱処理温度とポリシラザン膜の密度との関係を示す。
図１１に、上記熱処理温度とポリシラザン膜の収縮率との関係を示す。
図９から、上記熱処理温度を２５０℃−３５０℃内の範囲に設定することにより、シリコン熱酸化膜に対するポリシラザン膜の選択比（ウエットエッチングレート）は１０以上になり、かつ、狭い溝および広溝内のポリシラザン膜を等しいレートでウエットエッチングができることが分かる。同じ結果は、シリコン熱酸化膜をＣＶＤシリコン酸化膜に変えても得られた。
図１０から、上記熱処理温度を２５０℃−３５０℃内の範囲に設定することにより、ポリシラザン膜の収縮率を１０％以下にできることが分かる。つまり、狭い溝および広い溝内のポリシラザン膜を等しいレートでウエットエッチングできるようにするためには、ポリシラザン膜の収縮率が１０％以下となる条件で、水蒸気雰囲気中でポリシラザン膜を加熱すればよいことが分かった。
図１１から、上記熱処理温度を２５０℃−３５０℃内の範囲に設定することにより、ポリシラザン膜の密度を６．０×１０22ｃｍ-3以下にできることが分かる。つまり、狭い溝および広い溝内のポリシラザン膜を等しいレートでウエットエッチングできるようにするためには、ポリシラザン膜の密度が６．０×１０22ｃｍ-3以下となる条件で、水蒸気雰囲気中でポリシラザン膜を加熱すればよいことが分かった。
すなわち、本発明者らは、ＳＯＧ膜の一種であるポリシラザン膜の熱処理を工夫することで、シャロートレンチ幅によらずにポリシラザン膜を等速エッチバックでき、かつ、シリコン熱酸化膜やＣＶＤシリコン酸化膜に対して１０倍以上の高選択比でもって、ポリシラザン膜をエッチングできることを見出した。
なお、熱処理温度が３５０℃より低い場合、狭い溝および広い溝内に埋め込まれたポリシラザン膜のウエットエッチングレートは等しかったが、熱処理温度が２５０℃よりも低い場合、ポリシラザン膜のウエットエッチングレートが速すぎるために、加工形状の制御は非常に困難であった。
ここで、上記ポリシラザン膜の熱処理として、２８０℃の水蒸気雰囲気中で１時間の酸化（熱処理）を行った場合、ポリシラザン膜１０６の密度５．９×１０22ｃｍ-3、ポリシラザン膜１０６の収縮率７．５％、１００：１の希釈弗酸ウエットエッチングでの熱酸化膜に対する選択比２０が実現された。
上記条件の熱処理を行った後に、ポリシラザン膜１０６をウエットエッチングでエッチバックした結果、アイソレーション溝の分離幅によらない等速エッチングが実現され、ポリシラザン膜１０６の残膜厚をほぼ一定の２５０ｎｍとすることができた。
図２８および図２９に、ポリシラザン膜のエッチバックが、ＲＩＥプロセス等のドライプロセスにより行われた、比較例の試料の断面図を示す。
図２８に示すように、ポリシラザン膜４０４のエッチバックがドライプロセスにより行われる場合、ＣＭＰストッパのシリコン窒化膜４０６もエッチングされる。そのため、２回ＣＭＰを行う場合のＣＭＰの制御性が低下てしまう。
また、図２９に示すように、ＳＴＩ側壁が逆テーパー形状になる。そのため、上記逆テーパー形状の部分内に、ゲート電極となる多結晶シリコン膜が残り易くなる。これにより、ショート不良が発生しやすくなる。
なお、図２８、図２９において、４０１はシリコン基板、４０２，４０３はシリコン熱酸化膜を示している。
図３０および図３１に、ウエットエッチングにより、ＳＯＧ膜４０４のエッチバックが行われた、比較例の試料の断面図を示す。
ＳＯＧ膜４０４のウエットエッチングレートは分離幅に依存する。すなわち、狭い溝領域内のＳＯＧ膜４０４のウエットエッチングレートは、広い溝領域内のＳＯＧ膜４０４のウエットエッチングレートよりも速くなる。
そのため、狭い溝領域内のＳＯＧ膜４０４のエッチバック後の膜厚が優先される制御を行うと、広い溝領域内のＳＯＧ膜４０４のエッチバック後の膜厚を十分小さくすることができない。その結果、図３０に示すように、マルチオキサイド形成工程で広い溝領域に露出したＳＯＧ膜４０４がエッチングされてしまう。
一方、広い溝領域内のＳＯＧ膜４０４のエッチバック後の膜厚が優先される制御を行うと、狭い溝領域内のＳＯＧ膜４０４のエッチバック後の膜厚が小さくなりすぎる。その結果、図３１に示すように、ＨＤＰシリコン酸化膜４０５の成膜時にボイド４０７が生じてしまう。
［図５］
次に、拡散炉を用いた７５０℃のドライ酸化により、厚さ３ｎｍのシリコン熱酸化膜１０７が形成される。このとき、ポリシラザン膜１０６の上面とアイソレーション溝の側面のシリコン基板１０１との界面近傍にはバーズビークが発生し、上記界面近傍には厚さ４ｎｍのシリコン熱酸化膜１０７が形成される。
すなわち、上記界面近傍で局所的に厚くなる、バーズビーク形状を有するシリコン熱酸化膜１０７が形成される。後工程でポリシラザン膜１０６上にＨＤＰシリコン酸化膜１０８が形成されるので、ポリシラザン膜１０６とＨＤＰシリコン酸化膜１０８との境界部に対応したアイソレーション溝の側面上の部分が、該側面上の他の部分よりも厚いシリコン熱酸化膜１０４，１０７が、アイソレーション溝と素子分離絶縁膜（ポリシラザン膜１０６、ＨＤＰシリコン酸化膜１０８）との間に設けられることになる。上記バーズビーク形状を得るためには、７５０℃等の低温でのドライ酸化が必要である。
また、比較例の試料として、シリコン熱酸化膜１０７の代わりに、９００℃の水蒸気ラジカル酸化により、バーズビークの発生が抑制された厚さ３ｎｍのシリコン酸化膜を含む試料も作成した。
［図６］
次に、ホット燐酸中でシリコン窒化膜１０３が５ｎｍエッチバックされ、シリコン窒化膜１０３の横方向への張り出し部が除去される。その後、厚さ５００ｎｍのＨＤＰシリコン酸化膜１０８が全面に堆積され、アイソレーション溝内がＨＤＰシリコン酸化膜１０８により完全に埋め込まれる。
［図７］
次に、ＣＭＰプロセスにより、ＨＤＰシリコン酸化膜１０８が平坦化される。次に、ウエットエッチングにより、ＨＤＰシリコン酸化膜１０８がエッチバックされ、所望の高さを有するＨＤＰシリコン酸化膜１０８が形成される。次に、ホット燐酸中で、シリコン窒化膜１０３が除去され、ＳＴＩ領域が形成される。
ウエットエッチングの際、ＳＴＩ上部は、ＨＤＰシリコン酸化膜１０８によって保護される。これにより、マルチオキサイドプロセスのように、ＳＴＩが複数回ウエットエッチングに曝される場合でも、ＳＴＩの落ち込みは起こり難くなる。
その後、周知のトランジスタ等の素子を形成する工程が続き、図８に示す半導体装置が得られる。上記トランジスタは、例えば、トレンチＤＲＡＭまたはトレンチＤＲＡＭ混載（混載ＬＳＩ）中のメモリセル中のトランジスタである。
図８において、Ｔｒはトランジスタ、１１１はエクステンションを含むソース／ドレイン、１１２はＰＭＤ（pre-metal dielectrics)と呼ばれる絶縁膜、１１３はコンタクトプラグ、１１４はメタル配線（第１配線層）、１１５はＩＬＤ（Interlayer dielectric)と呼ばれる絶縁膜（第１ＩＬＤ層）、１１６はコンタクトプラグ、１１７はメタル配線（第２配線層）、１１８はＩＬＤと呼ばれる絶縁膜（第２ＩＬＤ層）である。
本発明者らは、本実施形態および上記バーズビークの発生が抑制された比較例の試料のジャンクションリークを評価した。その結果、本実施形態の場合、ジャンクションリークが１０ｆＡμｍ（５Ｖ印加時）であるのに対し、比較例の試料の場合、ジャンクションリークは２２ｆＡμｍ（５Ｖ印加時）であった。すなわち、本実施形態によれば、ジャンクションリークを比較例の１／２以下にでき、ジャンクションリークを十分に抑制できることが明らかになった。
上記結果が得られた理由としては、本実施形態の場合、バーズビークを発生させたことにより、ポリシラザン膜とＨＤＰシリコン酸化膜との界面の不連続性に起因する応力集中が緩和され、その結果として結晶欠陥が抑制されたことが考えられる。
図３２に、比較例の試料の断面図を示す。比較例の場合、ＳＯＧ膜４０４とＨＤＰシリコン酸化膜４０５との膜質の相違により生じる応力（圧縮応力、引張り応力）の影響で、ＳＯＧ膜４０４とＨＤＰシリコン酸化膜４０５との界面近傍に応力が集中する。該応力集中により、比較例の場合、ジャンクションリークが惹起される。
（第２の実施形態）
図１２−図１８は、本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
本実施形態は、シリコン基板上にゲート酸化膜およびゲート電極を形成した後に、ＳＴＩを形成する場合（ゲート先作り構造の場合）の例である。
ゲート先作り構造の場合、ゲート端部での電界集中等を抑制することが可能になるという利点がある反面、ＳＴＩ形成時の熱工程により、ゲート酸化膜が熱劣化したり、あるいはゲート酸化膜の端部にバーズビークが発生する問題が起こりやすい。
本実施形態では、アイソレーション溝（シャロートレンチ）内がポリシラザン膜で埋め込まれる前に、アイソレーション溝の内面（側面および底面）上にＨＴＯ膜が形成される。これにより、ゲート酸化膜が保護されると同時に、ＨＤＰシリコン酸化膜の埋め込みが容易に行われる。以下、本実施形態の詳細について説明する。
［図１２］
まず、シリコン基板２０１上にゲート酸化膜２０２が形成され、その後、ゲート酸化膜２０２上に、ゲート電極となる厚さ１５０ｎｍの多結晶シリコン膜２０３、ＣＭＰプロセス時の研磨ストッパとなる厚さ１００ｎｍのシリコン窒化膜２０４が順次形成される。
次に、基板全面上にＲＩＥプロセス時のマスクとなるＣＶＤシリコン酸化膜が形成され、その後、上記ＣＶＤシリコン酸化膜上にフォトレジスト膜が塗布される。
次に、通常のリソグラフィプロセスによってフォトレジスト膜が加工され、その後、該加工されたフォトレジスト膜（レジストパターン）をマスクとしてＲＩＥプロセスにより、上記シリコン酸化膜がエッチングされ、ハードマスクが形成される。その後、上記フォトレジスト膜は、アッシャーおよび硫酸過酸化水素水混合液を用いたエッチングプロセスにより除去される。
次に、上記ハードマスク（ＣＶＤシリコン酸化膜）をマスクとして、ＲＩＥプロセスにより、シリコン窒化膜２０４、多結晶シリコン膜２０３、ゲート酸化膜２０２、シリコン基板２０１が順次エッチングされ、シリコン基板２０１の表面にエッチング深さ２００ｎｍの溝（シャロートレンチ）が形成される。その後、弗酸蒸気によって、上記ハードマスクが選択的に除去される。
次に、上記溝の内面（シリコン基板２０１および多結晶シリコン膜２０３の露出面）が熱酸化され、該内面上に厚さ４ｎｍのシリコン熱酸化膜２０５が形成される。
以上の工程を経て、ＳＴＩ用のアイソレーション溝２０６が形成される。
［図１３］
次に、基板全面上にライナー膜としての厚さ１５ｎｍのＨＴＯ（High Temperature Oxide）膜２０７が形成される。ＨＴＯ膜２０７は、例えば、ＳｉＨ4 とＮ2 Ｏをソースガスに用いたＣＶＤプロセスにより形成される。ライナー膜としてシリコン窒化膜を用いても構わない。また、ＨＴＯ膜２０７以外の酸化膜も使用可能である。ライナー膜を用いることで、応力の影響が軽減される。これにより、良好なＳＴＩ形状を実現することが可能となる。
［図１４］
次に、基板全面上に厚さ６００ｎｍのポリシラザン膜２０８となる塗布膜がスピンコーティング法を用いて形成される。上記塗布膜の形成方法は、第１の実施形態の塗布膜の形成方法と同じである。
次に、２５０℃から３５０℃の水蒸気雰囲気中で、上記塗布膜に対して熱処理が行われる。本実施形態では、上記熱処理として、３００℃の水蒸気雰囲気中で３０分間の熱処理を行った。
上記熱処理により、上記塗布膜中の不純物炭素や炭化水素が除去され、さらに、上記塗布膜中のＳｉ−Ｎ結合の殆どがＳｉ−Ｏ結合に転換される。この反応は、典型的には、以下に示すように進行する。
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3
この反応および熱収縮により、上記塗布膜が緻密化され、ＣＭＰ加工が行えるポリシラザン膜２０８が得られる。
［図１５］
次に、シリコン窒化膜２０４をストッパとして、ＣＭＰプロセスにより、ポリシラザン膜２０８およびＨＴＯ膜２０７が研磨され、アイソレーション溝２０６の内部にのみポリシラザン膜２０８が残存される。
［図１６］
次に、１００：１希釈弗酸を用いたウエットエッチングにより、ポリシラザン膜２０８が３５０ｎｍエッチバックされる。このとき、後述する図１７の工程で、アイソレーション溝内に、ＨＤＰシリコン酸化膜２０９が容易に埋め込まれるように、アイソレーション溝の幅によらず、ポリシラザン膜２０８は等速でエッチバックされることが好ましい。
なぜならば、もし狭いアイソレーション溝内のポリシラザン膜２０８が、広いアイソレーション溝内のポリシラザン膜２０８よりも多くエッチバックされたとすると、広いアイソレーション溝内で十分な深さまでエッチバックできないか、あるいは、狭いアイソレーション溝内でエッチバック量が多すぎて、ＨＤＰシリコン酸化膜が十分埋め込めないことが予想されるからである。
本実施形態では、上記の通り、図１４の工程で、３００℃の水蒸気雰囲気中で３０分間の酸化（熱処理）をポリシラザン膜２０８に対して行った。この場合、ポリシラザン膜２０８の密度５．９×１０22ｃｍ-3、ポリシラザン膜２０８の収縮量８．０％、１００：１の希釈弗酸ウエットエッチングでの熱酸化膜に対する選択比１５、ＨＴＯ膜に対する選択比１２が実現された。上記熱酸化膜に対する選択比はアイソレーション溝の複数の分離幅が異なる溝領域において同じであり、ポリシラザン膜２０８の残膜量は１５０ｎｍであった。これにより、ポリシラザン膜２０８はゲート酸化膜２０２の下面よりも低い位置まで後退したことになる。ゲート酸化膜２０２の下面よりも低い位置までポリシラザン膜２０８を後退させることにより、塗布膜の不純物等の影響からゲート酸化膜を保護することができる。
上記選択比が実現されることにより、ポリシラザン膜２０８をウエットエッチングによりエッチバックした後でも、ゲート酸化膜２０２の側面には５ｎｍ以上のＨＴＯ膜２０７が残存する。この残存したＨＴＯ膜２０７により、ゲート先作りの場合において、ゲート酸化膜が、エッチング液（マルチゲートオキサイドプロセス）によって、侵食されることは抑制される。
また、ポリシラザン膜２０８のエッチバックは、ＲＩＥプロセス等のドライプロセスを用いずに行われるので、ゲート酸化膜の端部にプラズマダメージが生じることはない。
［図１７］
次に、厚さ５００ｎｍのＨＤＰシリコン酸化膜２０９が全面に堆積され、アイソレーション溝内がＨＤＰシリコン酸化膜２０９により完全に埋め込まれる。このとき、残ったＨＴＯ膜２０７は、アイソレーション溝の上部側面上の部分が上に向かって、膜厚が薄くなる。その結果、ＨＤＰシリコン酸化膜２０９が埋め込まれる溝は、テーパー形状を有することになる。これにより、ボイドの発生が抑制された、ＨＤＰシリコン酸化膜２０９の埋め込みが容易に行われる。
また、比較例の試料として、図２０に示すように、本実施形態と同様の形状を有するアイソレーション溝の内面上に、ライナー膜として厚さ１５ｎｍのＬＰＣＶＤシリコン窒化膜２１０が形成された試料も作成した。上記比較例の試料は、ＳＴＩ領域の中央部中に小さなボイド２１１が発生していることが確認された。
［図１８］
次に、ＣＭＰプロセスにより、ＨＤＰシリコン酸化膜２０９が平坦化される。次に、ウエットエッチングにより、ＨＤＰシリコン酸化膜２０９がエッチバックされ、所望の高さを有するＨＤＰシリコン酸化膜２０９が形成される。次に、ホット燐酸中で、シリコン窒化膜２０４が除去され、ＳＴＩ領域が形成される。
その後、周知のトランジスタ等の素子を形成する工程が続き、図１９に示す半導体装置が得られる。上記トランジスタは、例えば、トレンチＤＲＡＭまたはトレンチＤＲＡＭ混載（混載ＬＳＩ）中のメモリセル中のトランジスタである。
図１８において、Ｔｒはトランジスタ、２１１はエクステンションを含むソース／ドレイン、２１２はＰＭＤと呼ばれる絶縁膜、２１３はコンタクトプラグ、２１４はメタル配線（第１配線層）、２１５は絶縁膜（第１ＩＬＤ層）、２１６はコンタクトプラグ、２１７はメタル配線（第２配線層）、２１８は絶縁膜（第２ＩＬＤ層）である。
（第３の実施形態）
図２１−図２６は、本発明の第３の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
本実施形態は、第２の実施形態と同様に、シリコン基板上にゲート酸化膜およびゲート電極を形成した後に、ＳＴＩを形成する場合（ゲート先作り構造の場合）の例である。本実施形態では、第２の実施形態と異なり、ポリシラザン膜の塗布膜厚が制御される。これにより、第１の実施形態および第２の実施形態では２回必要だったＣＭＰプロセスを、１回で済ませることができるようになる。以下、本実施形態の詳細について説明する。
［図２１］
まず、第２の実施形態と同様に、シリコン基板３０１上にゲート酸化膜３０２、ゲート電極となる厚さ１００ｎｍの多結晶シリコン膜３０３、ＣＭＰの研磨ストッパとなる厚さ５０ｎｍシリコン窒化膜３０４が形成される。
ここで、第２の実施形態と異なり、シリコン窒化膜３０４の膜厚が薄い理由は、以下の通りである。本実施形態の方法では、ＣＭＰ工程が一回しかない。そのため、シリコン窒化膜３０４の膜厚が薄くても、シリコン窒化膜３０４は研磨ストッパとしての機能を果たすからである。
次に、リソグラフィプロセスおよびＲＩＥプロセスにより、シリコン窒化膜３０４、多結晶シリコン膜３０３、ゲート酸化膜３０２、シリコン基板３０１が順次加工され、そのと、シリコン基板３０１の表面にエッチング深さ２００ｎｍの溝（シャロートレンチ）が形成され、さらに、上記溝の内面上に厚さ４ｎｍのシリコン熱酸化膜３０５が熱酸化により形成される。
以上の工程を経て、ＳＴＩ用のアイソレーション溝３０６が形成される。
［図２２］
次に、第２の実施形態と同様に、基板全面上にライナー膜としての厚さ１５ｎｍのＨＴＯ膜３０７が形成される。ライナー膜としてシリコン窒化膜を用いても構わない。また、ＨＴＯ膜３０７以外の酸化膜も使用可能である。ライナー膜を用いることで、応力の影響が軽減される。これにより、良好なＳＴＩ形状を実現することが可能となる。
［図２３］
次に、基板全面上に厚さ２００ｎｍのポリシラザン膜３０８となる塗布膜がスピンコーティング法を用いて形成される。ポリシラザン膜３０８の形成方法は、第１の実施形態のポリシラザン膜１０６の形成方法と同じである。
このとき、ポリシラザン膜３０８となる塗布膜を薄く形成することにより、狭いアイソレーション溝内はポリシラザン膜３０８によってほぼ完全に埋め込まれるが、広いアイソレーション溝内はポリシラザン膜３０８によって部分的にのみ埋め込まれる。
次に、２５０℃から３５０℃の水蒸気雰囲気中で、上記塗布膜に対して熱処理が行われる。本実施形態では、上記熱処理として、３００℃の水蒸気雰囲気中で３０分間の酸化を行った。
上記熱処理により、上記塗布膜中の不純物炭素や炭化水素が除去され、さらに、上記塗布膜中のＳｉ−Ｎ結合の殆どをＳｉ−Ｏ結合に転換される。この反応は、典型的には、以下に示すように進行する。
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3
この反応および熱収縮により、上記塗布膜が緻密化され、ＣＭＰ加工が行えるポリシラザン膜３０８が得られる。
［図２４］
次に、１００：１希釈弗酸を用いたウエットエッチングにより、ポリシラザン膜３０８が２５０ｎｍエッチバックされる。このとき、アイソレーション溝の幅によらず、ポリシラザン膜３０８は等速でエッチバックされる。これにより、狭いアイソレーション溝内にはポリシラザン膜３０８が１５０ｎｍ残存して、アイソレーション溝の底上げが実現される。一方、広いアイソレーション溝内のポリシラザン膜３０８はほぼ完全に除去される。
本実施形態では、上記の通り、図２３の工程で、３００℃の水蒸気雰囲気中で３０分間の酸化（熱処理）をポリシラザン膜３０８に対して行った。この場合、ポリシラザン膜３０８の密度５．９×１０22ｃｍ-3、ポリシラザン膜３０８の収縮量８．０％、１００：１の希釈弗酸ウエットエッチングでの熱酸化膜に対する選択比１５、ＨＴＯ膜３０７に対する選択比１２が実現された。
上記選択比が実現されることにより、ポリシラザン膜３０８をウエットエッチングによりエッチバックした後でも、ゲート酸化膜３０２の側面には５ｎｍ以上のＨＴＯ膜３０７が残存する。この残存したＨＴＯ膜３０７により、ゲート酸化膜がエッチング液によって侵食されることは防止される。また、広いアイソレーション溝ではポリシラザン膜３０８とＨＴＯ膜３０７との選択比が十分に確保されているため、基板表面が露出されることなく（広いアイソレーション溝底部でＨＴＯ残膜２ｎｍ以上）ポリシラザン膜３０８のみが除去された。
［図２５］
次に、厚さ５００ｎｍのＨＤＰシリコン酸化膜３０９が全面に堆積され、アイソレーション溝内がＨＤＰシリコン酸化膜３０９により完全に埋め込まれる。このとき、残ったＨＴＯ膜３０７は、アイソレーション溝の上部側面上の部分が上に向かって、膜厚が薄くなる。その結果、ＨＤＰシリコン酸化膜３０９が埋め込まれる溝は、テーパー形状を有することになるので、ボイドレスの埋め込みが容易に行われる。
［図２６］
次に、ＣＭＰプロセスにより、ＨＤＰシリコン酸化膜３０９およびＨＴＯ膜３０７が平坦化される。次に、ウエットエッチングにより、ＨＤＰシリコン酸化膜３０９がエッチバックされ、所望の高さを有するＨＤＰシリコン酸化膜３０９が形成される。次に、ホット燐酸中で、シリコン窒化膜３０３が除去され、ＳＴＩ領域が形成される。
その後、周知のトランジスタ等の素子を形成する工程が続き、図２７に示す半導体装置が得られる。上記トランジスタは、例えば、トレンチＤＲＡＭまたはトレンチＤＲＡＭ混載（混載ＬＳＩ）中のメモリセル中のトランジスタである。
図２７において、Ｔｒはトランジスタ、３１１はエクステンションを含むソース／ドレイン、３１２はＰＭＤと呼ばれる絶縁膜、３１３はコンタクトプラグ、３１４はメタル配線（第１配線層）、３１５は絶縁膜（第１ＩＬＤ層）、３１６はコンタクトプラグ、３１７はメタル配線（第２配線層）、３１８は絶縁膜（第２ＩＬＤ層）である。
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、半導体基板としてシリコン基板を用いたが、他の半導体基板を用いても構わない。例えば、ＳＯＩ基板や、アクティブエリア中にＳｉＧｅ領域を含む半導体基板を用いても構わない。
また、上記実施形態では、塗布膜としてはポリシラザン膜を用いたが、本発明に規定される膜密度を有する膜、あるいは本発明に規定されるライナー膜に対するウエットエッチングレート選択比を有する膜であれば、異なる薬液より形成される塗布膜を用いることも可能である。
さらに、上記実施形態では、塗布膜としてはポリシラザン膜を用いたが、ポリシラザン膜以外のシリカ系被膜形成用塗布膜を用いても構わない。この場合も、ポリシラザン膜の場合と同様に、前記シリカ系被膜形成用塗布膜で素子分離溝内を埋め込み、その後、前記シリカ系被膜形成用塗布膜の膜収縮率が所定以下となる条件および前記シリカ系被膜形成用塗布膜の密度が所定以下となる条件の少なくとも一方の条件で、前記シリカ系被膜形成用塗布膜を加熱する熱処理工程を行うことにより、素子分離溝の幅によらず、前記シリカ系被膜形成用塗布膜のエッチングレートをほぼ一定とすることができる。
以上述べた実施形態は以下のようにまとめることができる。
（１） 半導体装置は、表面に素子分離溝が設けられた半導体基板と、前記素子分離溝内に設けられ、塗布膜と、該塗布膜上に設けられたシリコン酸化膜とを含む素子分離絶縁膜と、前記素子分離溝と前記素子分離絶縁膜との間に設けられ、前記塗布膜と前記シリコン酸化膜との境界部に対応した前記素子分離溝の側面上の部分が、前記側面上の他の部分よりも厚い酸化膜とを具備しいる。
（２） 前記（１）において、前記境界部に対応した前記素子分離の側面上の部分の前記酸化膜は、バーズビーク形状を有する。
（３） 前記（１）または（２）において、前記シリコン酸化膜は、ＨＤＰシリコン酸化膜である。
（４） 半導体装置は、表面に素子分離溝が設けられた半導体基板と、前記素子分離溝内に設けられ、塗布膜と、該塗布膜上に設けられたシリコン酸化膜とを含む素子分離絶縁膜と、前記素子分離溝と前記素子分離絶縁膜との間に設けられ、前記素子分離溝の上部側面上の部分が上に向かって膜厚が薄くなるライナー膜とを具備している。
（５） 前記（１）−（４）において、前記塗布膜が過水素化シラザン重合体を塗布してなる塗布膜である。
（６） 前記（４）において、前記ライナー酸化膜は、ＨＤＰシリコン窒化膜またはシリコン窒化膜である。
（７） 前記（４）において、前記塗布膜の密度が６．０×１０23ｃｍ-3以下である。
（８） 半導体装置の製造方法は、半導体基板の表面に素子分離溝を形成する工程と、前記素子分離溝内を塗布膜で埋め込む工程と、前記塗布膜の膜収縮率が所定以下および前記塗布膜の密度が所定以下となる条件の少なくとも一方の条件で前記塗布膜を加熱する熱処理工程と、ウエットエッチングを用いたエッチバックにより、前記素子分離溝内の前記塗布膜の上部を除去する工程と、前記素子分離溝内が埋め込まれるように、前記半導体基板上にシリコン酸化膜を形成する工程と、ＣＭＰプロセスを用いて前記シリコン酸化膜を平坦化する工程とを有する。
（９） 前記（８）において、前記塗布膜が過水素化シラザン重合体を塗布してなる膜であり、前記塗布膜の熱処理工程が水蒸気を主成分とする雰囲気中で前記塗布膜を加熱する工程とを有する。
（１０） 前記（８）において、前記塗布膜が過水素化シラザン重合体を塗布してなる膜であり、その膜収縮率が１０％以下となる条件および前記塗布膜の密度が６．０×１０23ｃｍ-3以下となる条件の少なくとも一方の条件で、水蒸気を主成分とする雰囲気中で前記塗布膜を加熱する工程を前記塗布膜の熱処理工程が有する。
（１１） 前記（１０）において、前記塗布膜が過水素化シラザン重合体を塗布してなる膜であり、前記水蒸気を主成分とする雰囲気中で前記塗布膜を加熱する工程において、前記雰囲気の温度を２５０℃以上３５０℃以下に設定する。
（１２） 前記（８）において、高密度プラズマＣＶＤプロセスにより、前記シリコン酸化膜を形成する。
（１３） 前記（８）は、前記素子分離溝内の前記塗布膜の上部を除去するウエットエッチングを用いたエッチバック工程により露出した、前記素子分離の側面の前記半導体基板を酸化する工程をさらに有する。
（１４） 前記（８）は、前記素子分離溝内を塗布膜で埋め込む工程の前に、前記素子分離溝の内面をライナー膜で被覆する工程をさらに有する。
（１５） 前記（１４）において、前記ライナー膜は、ＨＴＯ膜またはシリコン窒化膜である。
（１６） 前記（８）−（１５）において、前記ウエットエッチングを用いたエッチバックにより、前記素子分離溝内の前記塗布膜の上部を除去する工程での前記塗布液のウエットエッチングレートの熱酸化膜のウエットエッチングレートに対する比率が１０以上である。
（１７）前記（８）−（１６）は、 前記素子分離溝を形成する工程の前に、前記半導体基板上にゲート酸化膜およびゲート電極を形成する工程をさらに有する。
（１８） 前記（１７）において、前記素子分離溝内に埋め込んだ塗布膜の最上面の位置が、前記ゲート酸化膜の下面の位置より低くなっている。
（１９） 前記（８）−（１８）において、前記素子分離溝は、第１の分離幅を有する第１の溝領域と、前記第１の分離幅よりも広い第２の分離幅を有する第２の溝領域とを含む。
（２０） 前記（１９）において、前記素子分離溝内を前記塗布膜で埋め込む工程において、前記第１の溝領域内を前記塗布膜でほぼ完全に埋め込み、前記第２の溝領域内をその途中の深さまで前記塗布膜で埋め込む。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図１に続く本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図２に続く本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図３に続く本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図４に続く本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図５に続く本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図６に続く本発明の第１の実施形態に係る半導体装置の製造方法の工程を示す断面図。 本発明の第１の実施形態に係る半導体装置を示す断面図。 熱処理温度とウエットエッチングレート比との関係を示す図。 熱処理温度と膜収縮率との関係を示す図。 熱処理温度と膜密度との関係を示す図。 本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図１２に続く本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図１３に続く本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図１４に続く本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図１５に続く本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図１６に続く本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図１８に続く本発明の第２の実施形態に係る半導体装置の製造方法の工程を示す断面図。 本発明の第２の実施形態に係る半導体装置を示す断面図。 比較例の半導体装置の製造方法の工程を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図２１に続く本発明の第３の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図２２に続く本発明の第３の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図２３に続く本発明の第３の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図２４に続く本発明の第３の実施形態に係る半導体装置の製造方法の工程を示す断面図。 図２５に続く本発明の第３の実施形態に係る半導体装置の製造方法の工程を示す断面図。 本発明の第３の実施形態に係る半導体装置を示す断面図。 比較例の半導体装置の製造方法の問題点を説明するための断面図。 比較例の半導体装置の製造方法の問題点を説明するための断面図。 比較例の半導体装置の製造方法の問題点を説明するための断面図。 比較例の半導体装置の製造方法の問題点を説明するための断面図。 比較例の半導体装置の製造方法の問題点を説明するための断面図。
符号の説明
１０１…シリコン基板、１０２…シリコン熱酸化膜、１０３…シリコン窒化膜（研磨ストッパ）、１０４…シリコン熱酸化膜、１０５…アイソレーション溝、１０６…ポリシラザン膜、１０７…シリコン熱酸化膜、１０８…ＨＤＰシリコン酸化膜、２０１…シリコン基板、２０２…ゲート酸化膜、２０３…多結晶シリコン膜（ゲート電極）、２０４…シリコン窒化膜（研磨ストッパ）、２０５…シリコン熱酸化膜、２０６…アイソレーション溝、２０７…ＨＴＯ膜、２０８…ポリシラザン膜、２０９…ＨＤＰシリコン酸化膜、２１０…ＬＰＣＶＤシリコン窒化膜、２１１…ボイド、３０１…シリコン基板、３０２…ゲート酸化膜、３０３…多結晶シリコン膜（ゲート電極）、３０４…シリコン窒化膜（研磨ストッパ）、３０５…シリコン熱酸化膜、３０６…アイソレーション溝、３０７…ＨＴＯ膜、３０８…ポリシラザン膜、３０９…ＨＤＰシリコン酸化膜、４０１…シリコン基板、４０２，４０３…シリコン熱酸化膜、４０４…ＳＯＧ膜、４０５…ＨＤＰシリコン酸化膜、４０６…シリコン窒化膜、４０７…ボイド。

Claims (7)

  1. 表面に素子分離溝が設けられた半導体基板と、
    前記素子分離溝内に設けられ、塗布膜と、該塗布膜上に設けられたシリコン酸化膜とを含む素子分離絶縁膜と、
    前記素子分離溝と前記素子分離絶縁膜との間に設けられ、前記塗布膜と前記シリコン酸化膜との境界部に対応した前記素子分離溝の側面上の部分が、前記側面上の他の部分よりも厚い酸化膜と
    を具備してなることを特徴とする半導体装置。
  2. 表面に素子分離溝が設けられた半導体基板と、
    前記素子分離溝内に設けられ、塗布膜と、該塗布膜上に設けられたシリコン酸化膜とを含む素子分離絶縁膜と、
    前記素子分離溝と前記素子分離絶縁膜との間に設けられ、前記素子分離溝の上部側面上の部分が上に向かって膜厚が薄くなるライナー膜と
    を具備してなることを特徴とする半導体装置。
  3. 前記塗布膜が過水素化シラザン重合体を塗布してなる塗布膜であることを特徴とする請求項１または４に記載の半導体装置。
  4. 半導体基板の表面に素子分離溝を形成する工程と、
    前記素子分離溝内を塗布膜で埋め込む工程と、
    前記塗布膜の膜収縮率が所定以下および前記塗布膜の密度が所定以下となる条件の少なくとも一方の条件で前記塗布膜を加熱する熱処理工程と、
    ウエットエッチングを用いたエッチバックにより、前記素子分離溝内の前記塗布膜の上部を除去する工程と、
    前記素子分離溝内が埋め込まれるように、前記半導体基板上にシリコン酸化膜を形成する工程と、
    ＣＭＰプロセスを用いて前記シリコン酸化膜を平坦化する工程と
    を有することを特徴とする半導体装置の製造方法。
  5. 前記塗布膜が過水素化シラザン重合体を塗布してなる膜であり、前記塗布膜の熱処理工程が水蒸気を主成分とする雰囲気中で前記塗布膜を加熱する工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記塗布膜が過水素化シラザン重合体を塗布してなる膜であり、その膜収縮率が１０％以下となる条件および前記塗布膜の密度が６．０×１０23ｃｍ-3以下となる条件の少なくとも一方の条件で、水蒸気を主成分とする雰囲気中で前記塗布膜を加熱する工程を前記塗布膜の熱処理工程が有することを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記ウエットエッチングを用いたエッチバックにより、前記素子分離溝内の前記塗布膜の上部を除去する工程での前記塗布液のウエットエッチングレートの熱酸化膜のウエットエッチングレートに対する比率が１０以上であることを特徴とする請求項４ないし６のいずれか１項に記載の半導体装置の製造方法。
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