JP4270670B2 - 半導体装置及び不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び不揮発性半導体記憶装置の製造方法に関するものであり、特に、素子分離にＳＴＩ（Shallow Trench Isolation）を用いる半導体装置及び不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の縮小化により素子分離方法として、従来のＬＯＣＯＳ法からＳＡ−ＳＴＩ（Self-Aligned Shallow Trench Isolation）による素子分離が 行われるようになってきた。このＳＴＩを用いた素子分離で問題となるのは、特にトンネル酸化膜により消去・書込動作を行うために高電位を発生させる必要のある不揮発性半導体記憶装置である。
【０００３】
この不揮発性半導体記憶装置では、トンネル酸化膜を必要とするメモリセルトランジスタの他に、高電位を発生させるため厚いゲート酸化膜厚をもつトランジスタ（高耐圧系トランジスタ）と、低電源電圧動作を行うための薄いゲート酸化膜厚をもつトランジスタ（低耐圧系トランジスタ）が必要となる。つまり、メモリセルトランジスタと、高耐圧系トランジスタと、低耐圧系トランジスタの３種類のトランジスタが必要となる。このように３種類のトランジスタを形成する場合、メモリセルトランジスタのトンネル酸化膜の膜厚が一番薄く、次に、低耐圧系トランジスタの酸化膜の膜厚が薄く、高耐圧系トランジスタの酸化膜の膜厚が一番厚い。
【０００４】
このように複数のゲート酸化膜厚の付け分けが必要となる不揮発性半導体記憶装置では、ＳＴＩの落ち込みによるトランジスタ性能の劣化が問題となる。図１９は、このＳＴＩの落ち込みを説明するための不揮発性半導体記憶装置の製造過程の一断面図であり、図２０は、図１９を上側から見た平面図である。つまり、図１９は図２０におけるＡ−Ａ線断面図である。これら図１９及び図２０には、ＭＯＳトランジスタが示されている。
【０００５】
図１９及び図２０に示すように、不揮発性半導体記憶装置には、ＳＴＩ領域１０４に落ち込み１０６が発生してしまう。このＳＴＩ領域１０４の落ち込み１０６は、半導体基板１００の活性領域１０２に、ゲート酸化膜１０８と異なる膜厚の酸化膜を付け分けるために行われる酸化膜エッチングにより、ＳＴＩ領域１０４が膜減りを起こすことにより生じる。このように膜減りが起きると、境界部分におけるＳＴＩ領域１０４表面が、活性領域１０２表面よりも半導体基板１００側に落ちこんでしまう。
【０００６】
【発明が解決しようとする課題】
図２０に示すように、活性領域１０２を囲むようにＳＴＩ領域１０４の境界部分に落ち込み１０６が発生すると、図１９に示すように、この落ち込み１０６部分にゲート電極１１０も落ち込んでくる。ゲート電極１１０が落ち込むと、落ち込んだ境界領域が活性領域１０２の側面部分の影響を受けるため、ＭＯＳトランジスタのサブスレショルド領域にキンクが発生する異常が起きる。図２１は、キンクのあるトランジスタについての、ゲート電圧Ｖｇと、ソース・ドレイン電流Ｉｄのｌｏｇ Ｉｄとの関係を示す図である。
【０００７】
この図２１に示すように、キンクが発生すると、ＭＯＳトランジスタのカットオフ特性が悪化し、オフリーク電流が増える。このため、回路動作の不安定性や待機動作時の消費電力増などの問題を引き起こす。
【０００８】
そこで、本発明は上記課題に鑑みてなされたものであり、ＳＴＩを有する半導体装置において、複数の異なる膜厚の酸化膜を形成した場合でも、ＳＴＩの境界領域に落ち込みが発生しないようにすることを目的とする。そして、これにより、ＭＯＳトランジスタのカットオフ特性を改善し、オフリーク電流が増大しないようにすることを目的とする。つまり、回路動作の安定した、待機動作時の消費電力の少ない、ＭＯＳトランジスタを有する半導体装置及び不揮発性半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
半導体基板上に、熱酸化膜とＴＥＯＳ系の酸化膜とを有する第１酸化膜を形成する工程と、
前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域に開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記活性領域上における前記第１酸化膜部分に、バーズビークを侵入させる工程と、
前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記活性領域上の前記第１酸化膜を除去する工程と、
前記第１酸化膜を除去した複数の前記活性領域上に、それぞれ第１ゲート酸化膜を形成する工程と、
前記第１ゲート酸化膜を形成した複数の前記活性領域のうち一部の活性領域における前記第１ゲート酸化膜を除去する工程と、
前記第１ゲート酸化膜を除去した前記活性領域上に、第２ゲート酸化膜を形成するとともに、前記第１ゲート酸化膜を残した前記活性領域上における前記第１ゲート酸化膜の膜厚を厚く成長させる工程と、
を備え、
前記第１酸化膜における前記熱酸化膜の膜厚と前記ＴＥＯＳ系の酸化膜の膜厚の比率を変えることで、前記バーズビークの侵入量を制御するとともに、
前記バーズビークの侵入量が、前記第１酸化膜を除去する際に生じる前記活性領域の後退量と、前記第１ゲート酸化膜を除去する際に生じる前記活性領域の後退量とを、あわせた量よりも、大きくなるよう制御する、ことを特徴とする。
【００１０】
本発明に係る不揮発性半導体記憶装置の製造方法は、
メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタ形成領域における半導体基板上に、トンネル酸化膜を形成する工程と、
前記メモリセルトランジスタ形成領域における前記トンネル酸化膜上に、少なくともフローティングゲートの一部となるポリシリコン層を形成する工程と、
前記周辺トランジスタ形成領域における半導体基板上に、第１酸化膜を形成する工程と、
前記ポリシリコン層と前記トンネル酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域、及び、前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域にそれぞれ開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記周辺トランジスタ形成領域の前記活性領域上における前記第１酸化膜部分、及び、前記メモリセルトランジスタ形成領域の前記活性領域上における前記トンネル酸化膜部分に、バーズビークを侵入させるとともに、前記第１酸化膜部分のバーズビークの侵入距離が、前記トンネル酸化膜部分の侵入距離よりも長くなるようにバーズビークを侵入させる工程と、
前記メモリセルトランジスタ形成領域と前記周辺トランジスタ形成領域とにおける前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記周辺トランジスタ形成領域における前記活性領域上の前記第１酸化膜を、除去する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法は、
メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタ形成領域における半導体基板上に、トンネル酸化膜を形成する工程と、
前記周辺トランジスタ形成領域における半導体基板上に、第１酸化膜を形成する工程と、
前記トンネル酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域、及び、前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域にそれぞれ開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記周辺トランジスタ形成領域の前記活性領域上における前記第１酸化膜部分、及び、前記メモリセルトランジスタ形成領域の前記活性領域上における前記トンネル酸化膜部分に、バーズビークを侵入させるとともに、前記第１酸化膜部分のバーズビークの侵入距離が、前記トンネル酸化膜部分の侵入距離よりも長くなるようにバーズビークを侵入させる工程と、
前記メモリセルトランジスタ形成領域と前記周辺トランジスタ形成領域とにおける前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記周辺トランジスタ形成領域における前記活性領域上の前記第１酸化膜を、除去する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【００１７】
【発明の実施の形態】
本発明は、周辺トランジスタ形成領域の活性領域とポリシリコンとの間に形成された積層酸化膜を用いて、これら活性領域とポリシリコンとの間にバーズビークを侵入させることにより、厚いゲート酸化膜を形成するために積層酸化膜をエッチング除去した際や、薄いゲート酸化膜を形成するために厚いゲート酸化膜をエッチング除去した際に、ＳＴＩ端が後退しても、活性領域があまり落ち込まないようにしたものである。以下、本発明の一実施形態を不揮発性半導体記憶装置を例にして説明する。
【００１８】
図１乃至図１８は、本実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図である。これらの図からわかるように、本実施形態においては、素子分離領域の形成方法として、セルフアラインのＳＴＩ法を用いている。
【００１９】
まず、図１に示すように、半導体基板１０の表面に、熱酸化法などにより、パッド酸化膜１２を、例えば５ｎｍ〜２５ｎｍの膜厚で形成する。本実施形態においては、この半導体基板１０はシリコン基板により構成されている。続いて、このパッド酸化膜１２に、マスク合わせ用のマークをパターニングする。次に、ウェル形成領域や、メモリセルトランジスタ形成領域や、周辺トランジスタ形成領域等の不純物プロファイルを調整するため、フォトレジストを用いてパッド酸化膜１２のパターニングを行う。そして、イオン注入法により、所望の不純物を半導体基板１０表面側に注入する。
【００２０】
次に、図２に示すように、このパッド酸化膜１２を除去する。続いて、半導体基板１０上に第１酸化膜１４を、例えば５ｎｍ〜１０ｎｍの膜厚で形成する。この第１酸化膜１４は、最終的に、メモリセルトランジスタのトンネル酸化膜となる膜である。続いて、この第１酸化膜１４上に、第１ポリシリコン１６を堆積する。この第１ポリシリコン１６は、最終的に、メモリセルトランジスタのフローティングゲートＦＧとなる膜である。次に、周辺トランジスタ形成領域にある第１酸化膜１４と第１ポリシリコン１６とを、フォトレジストによりパターニングして除去する。
【００２１】
次に、図３に示すように、周辺トランジスタ形成領域とメモリセルトランジスタ形成領域にある第１ポリシリコン１６上に、熱酸化膜とＴＥＯＳ系の酸化膜との２つの積層からなる積層酸化膜１８を、例えば１０ｎｍ〜３０ｎｍの膜厚で形成する。この積層酸化膜１８における熱酸化膜とＴＥＯＳ系の酸化膜の膜厚の比によって、後述する丸め酸化におけるバーズビークの入り方を制御することができる。本実施形態では、熱酸化膜は熱酸化により形成し、ＴＥＯＳ系の酸化膜は、Ｓｉ（ＯＣ2Ｈ5）4を用いたＣＶＤ（Chemical Vapor Deposition）法により形成する。また、この積層酸化膜１８の膜厚は、第１酸化膜１４の膜厚よりも、厚く形成する。続いて、この積層酸化膜１８上に、第２ポリシリコン２０を堆積する。
【００２２】
次に、図４に示すように、周辺トランジスタ形成領域の第２ポリシリコン２０上に、フォトレジスト２２をパターニングして形成する。続いて、このフォトレジスト２２をマスクとしてドライエッチングをすることにより、メモリセルトランジスタ形成領域にある積層酸化膜１８と第２ポリシリコン２０とを除去する。
【００２３】
次に、図５に示すように、フォトレジスト２２を除去する。続いて、第１ポリシリコン１６上と第２ポリシリコン２０上とを含む半導体基板１０上に、第１窒化膜２４を形成する。本実施形態では、この第１窒化膜２４は、ＣＶＤ法により、１００ｎｍ〜２００ｎｍの膜厚で形成する。次に、この第１窒化膜２４上に、ＴＥＯＳ系またはＳｉＨ４系の第２酸化膜２６を形成する。本実施形態では、この第２酸化膜２６は、ＣＶＤ法により、１００ｎｍ〜２００ｎｍの膜厚で形成する。
【００２４】
次に、図６に示すように、活性領域をパターニングするためのフォトレジスト２８をフォトリソグラフィー法により形成する。続いて、このフォトレジスト２８をマスクとして用いて、第２酸化膜２６と、第１窒化膜２４と、第１ポリシリコン１６と、第２ポリシリコン２０と、パッド酸化膜１４と、積層酸化膜１８とを、順次、ＲＩＥ（Reactive Ion Etching）法によりエッチングする。これにより活性領域のパターンが、フォトレジスト２８から第２酸化膜２６／第１窒化膜２４／第１ポリシリコン１６及び第２ポリシリコン２０／パッド酸化膜１４及び積層酸化膜１８に、転写される。
【００２５】
次に、図７に示すように、従来のレジスト剥離のプロセスによりフォトレジスト２８を除去する。続いて、これら第２酸化膜２６等からなる積層膜をハードマスクとして、半導体基板１０をＲｌＥ法によりエッチングし、トレンチアイソレーション領域（素子分離領域）を形成するための開口３０をパターニングする。このエッチングの際、メモリセルトランジスタ形成領域と、周辺トランジスタ形成領域との境界になる境界領域は、活性領域上に位置するように形成する。
【００２６】
次に、図８に示すように、メモリセルトランジスタ形成領域を覆い、かつ、周辺トランジスタ形成領域は露出するように、フォトレジスト３２をパターニングして形成する。続いて、周辺トランジスタ形成領域の各部コーナー部を丸めるように、エッチングを行う。これにより、周辺トランジスタ形成領域にある第２酸化膜２６のコーナー部が丸まり、第２ポリシリコン２０と積層酸化膜１８が後退し、半導体基板１０のコーナー部が丸まる。
【００２７】
次に、図９に示すように、フォトレジスト３２を除去する。続いて、パターニングされた半導体基板１０に、熱酸化法などにより、５ｎｍ〜４０ｎｍの膜厚で、第３酸化膜３４を形成する。この酸化に際しては、半導体基板１０の活性領域となるコーナーの部分が丸くなるように、酸化条件を調整する。また、この酸化の際における半導体基板１０活性領域上へのバーズビークの入り方は、メモリセルトランジスタ形成領域のコーナー部３５Ａよりも、周辺トランジスタ形成領域のコーナー部３５Ｂの方が、侵入距離が長くなり、かつ、第２ポリシリコン２０の丸まり方が大きくなる。さらに、このバーズビークの侵入距離は、積層酸化膜１８におけるＴＥＯＳ系の膜厚の比率をあげることで、長くすることができる。すなわち、上述したように積層酸化膜１８は、熱酸化膜とＴＥＯＳ系の酸化膜とで構成されているが、ＴＥＯＳ系の酸化膜の膜厚を厚くすることにより、バーズビークの入り方を大きくすることができる。具体的には、熱酸化膜の膜厚を５ｎｍとし、ＴＥＯＳ系の酸化膜の膜厚を２０ｎｍとすると、好適である。
【００２８】
次に、図１０に示すように、開口３０の部分に、トレンチアイソレーション形成領域の埋め込み材となる埋込酸化膜３６を埋め込むように堆積する。この埋込酸化膜３６の堆積方法としては、例えば、ＴＥＯＳ系の酸化膜をＣＶＤ法により堆積したり、ＳｉＨ４系の酸化膜をＨＤＰ（High Density Plasma）法により堆 積したりする方法がある。これらの堆積方法を、半導体基板１０からのマスク材である第２酸化膜２６まで十分に埋め込める条件で行うことにより、埋込酸化膜３６を形成する。
【００２９】
次に、図１１に示すように、ＣＭＰ（Chemical Mechanical Polishing）法に より、この埋込酸化膜３６を研磨し、半導体基板１０表面側を平坦化する。このとき、ハードマスクとして用いた第１窒化膜２４が研磨のストッパーとなる。続いて、９００℃以上の高温アニールを加えて、ＳＴＩの埋め込みにより発生した応力を解放する。次にＢＨＦなどによるウェット処理を行い、埋込酸化膜３６表面の微少なスクラッチ傷や研磨時についた異物をリフトオフすることで除去する。
【００３０】
次に、図１２に示すように、マスク材として用いた第１窒化膜２４を、Ｈｏｔリン酸などによるウェットエッチングで除去する。続いて、リンをドープした第３ポリシリコン３８を堆積する。この第３ポリシリコン３８は、最終的に、メモリセルトランジスタのフロティングゲートＦＧとなる膜である。次に、メモリセルトランジスタのフローティングゲートＦＧを形成するために、第３ポリシリコン３８にビット線方向に連続したセルスリット４０を形成する。続いて、フローティングゲートＦＧとコントロールゲートＣＧ（図１８参照）との間のゲート間絶縁膜となるＯＮＯ（Oxide-Nitride-Oxide）絶縁膜４２を形成する。
【００３１】
次に、図１３に示すように、フォトレジスト４４を用いてパターニングを行い、周辺トランジスタ形成領域におけるＯＮＯ絶縁膜４２と第３ポリシリコン３８と第２ポリシリコン２０とを、ドライエッチング法により除去する。続いて、積層酸化膜１８をウェットエッチングにより除去する。このウェットエッチングにより、周辺トランジス形成領域のＳＴＩ端がＢ０だけ後退する。
【００３２】
次に、図１４に示すように、フォトレジスト４４を除去する。続いて、周辺トランジスタ形成領域における高耐圧系領域と低耐圧系領域の双方に、第１周辺ゲート酸化膜４６を形成する。ここで、周辺トランジスタ形成領域における高耐圧系領域は、厚いゲート酸化膜を有するトランジスタが形成される領域であり、周辺トランジスタ形成領域における低耐圧系領域は、薄いゲート酸化膜を有するトランジスタが形成される領域である。したがって、上述した高耐圧系領域に形成された第１周辺ゲート酸化膜４６は、最終的に、厚いゲート酸化膜となる。本実施形態では、この第１周辺ゲート酸化膜４６は、例えば、１２ｎｍ〜１５ｎｍの膜厚で形成する。この第１周辺ゲート酸化膜４６を形成する際には、メモリセルトランジスタ形成領域は、ＯＮＯ膜４２により第３ポリシリコン（フローティングゲートＦＧ）３８は保護されているので、酸化されることはない。
【００３３】
次に、図１５に示すように、メモリセルトランジスタ形成領域と、周辺トランジスタ形成領域における高耐圧系領域とを覆う、フォトレジスト４８を形成する。つまり、フォトレジスト４８を塗布し、このフォトレジスト４８における薄いゲート酸化膜を形成する低耐圧系領域に、開口を形成する。続いて、このフォトレジスト４８が形成されている状態でウェット処理を行って、第１周辺ゲート酸化膜４６を除去する。このウェット処理により、低耐圧系領域では、ＳＴＩ端がさらにＢ１だけ後退する。つまり、図１３に示した状態からの合計では、Ｂ０＋Ｂ１だけ、ＳＴＩ端は後退する。
【００３４】
次に、図１６に示すように、フォトレジスト４８を除去する。続いて、第２周辺ゲート酸化膜５０を形成する。本実施形態では、この第２周辺ゲート酸化膜５０は、４ｎｍ〜６ｎｍの膜厚で形成する。この第２周辺ゲート酸化膜５０が、薄いゲート酸化膜となる。第２周辺ゲート酸化膜５０を形成する際には、高耐圧系領域の第１周辺ゲート酸化膜４６も追加酸化される。このため、第１周辺ゲート酸化膜４６の膜厚は、形成当初よりも成長して厚くなる。
【００３５】
次に、図１７に示すように、ＯＮＯ膜４２上と第１周辺ゲート酸化膜４６と第２周辺ゲート酸化膜５０上とを含む半導体基板１０上に、第４ポリシリコン５２を形成する。この第４ポリシリコン５２は、最終的に、メモリセルトランジスタにおけるコントロールゲート（ＣＧ）や、周辺トランジスタのゲート電極（ＧＥ）となる膜である。
【００３６】
次に、図１８に示すように、第４ポリシリコン５２をパターニングする。すなわち、メモリセルトランジスタ形成領域における第３ポリシリコン３８と第４ポリシリコン５２に、ワード線方向に連続するスリットを形成する。これにより、フローティングゲートＦＧとコントロールゲートＣＧとを形成する。また、周辺トランジスタ形成領域における第４ポリシリコンをトランジスタ毎に分離することにより、ゲート電極ＧＥを形成する。
【００３７】
この後、メモリセルトランジスタや周辺トランジスタの形成に必要な拡散層を形成するためのイオン注入を行い、さらにサイドウォールを形成する。続いて、高濃度の拡散層ならびにゲートポリシリコンへの不純物の導入を行う。この時Ｎ型のＭＯＳトランジスタ形成領域にはＡｓ（砒素）を導入し、Ｐ型のＭＯＳトランジスタ形成領域にはＢ（ボロン）を導入する。この後さらに、通常のサリサイドプロセスを行い配線層を形成し、最後にパッシペーション層を形成することで、本実施形態に係るＬＳｌの製造プロセスが終了する。
【００３８】
以上のように、本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、図９に示すように第２ポリシリコン２０と半導体基板１０の活性領域との間にバーズビークを侵入させ、第３酸化膜３４がポリシリコン２０内側まで入り込むようにしたので、図１３及び図１５に示したＳＴＩ端の後退が生じても、図１８に示すように、ゲート電極ＧＥがＳＴＩ端で落ち込まないようにすることができる。
【００３９】
すなわち、図１３に示すように、周辺トランジスタ形成領域における高耐圧系領域ではＢ０だけＳＴＩ端の後退が生じ、図１５に示すように、低耐圧系領域ではＢ０＋Ｂ１だけＳＴＩ端の後退が生じる。本実施形態では、これらの後退量Ｂ０、Ｂ０＋Ｂ１を見越して、図９に示すように、バーズビークの形成により、第３酸化膜３４をゲート絶縁膜形成領域の内側まで侵入させて形成している。このため、図１２及び図１３に示すように、積層酸化膜１８をウェットエッチングにより除去した際にＳＴＩ端がＢ０後退しても、図１４に示すように、第１周辺ゲート酸化膜４６を、半導体基板１０活性領域から落ち込まないように形成することができる。また、図１４及び図１５に示すように、第１周辺ゲート酸化膜４６を除去した際にＳＴＩ端がさらにＢ１後退しても、図１６に示すように、第２周辺ゲート酸化膜５０を、半導体基板１０活性領域から落ち込まないように形成することができる。
【００４０】
このようにすることにより、ＳＴＩ端が活性領域から落ち込むことによるメモリセルトランジスタ及び周辺トランジスタのサブスレショルド領域にキンク特性が現れてしまうという従来の問題を解決することができる。
【００４１】
さらに、第３酸化膜３４形成時におけるバーズビーク侵入量は、積層酸化膜１８における熱酸化膜とＴＥＯＳ系の酸化膜との膜厚の比率を変えることで、容易に制御することができる。つまり、第３酸化膜３４を形成する丸め酸化におけるバーズビークの侵入量を、ＳＴＩ端がＢ０＋Ｂ１後退しても落ち込まないように制御すればよい。
【００４２】
なお、本発明は上記実施形態に限定されずに種々に変形可能である。例えば、上記実施形態では、不揮発性半導体記憶装置を例にその製造方法を説明したが、ＳＴＩ構造を有する異なる膜厚の酸化膜を有する半導体装置であれば、同様に適用することができる。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、半導体基板のトレンチアイソレーション形成領域の間の位置に活性領域を形成し、この活性領域上に形成した第１酸化膜部分にバーズビークを侵入させることにより、トレンチアイソレーション端の落ち込みを抑止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図８】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図９】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１０】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１６】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１７】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１８】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１９】従来のトランジスタにおいてＳＴＩ端に落ち込みが生じた状態を示す断面図（図２０におけるＡ−Ａ線断面図）。
【図２０】従来のトランジスタにおいてＳＴＩ端に落ち込みが生じた状態を示す断面図（図１９における平面図）。
【図２１】キンク特性を有するトランジスタのＶｇ−Ｉｄ特性を示すグラフ。
【符号の説明】
１０ 半導体基板
１２ パッド酸化膜
１４ 第１酸化膜
１６ 第１ポリシリコン
１８ 積層酸化膜
２０ 第２ポリシリコン
２２ フォトレジスト
２４ 第１窒化膜
２６ 第２酸化膜
２８ フォトレジスト
３０ 開口
３２ フォトレジスト
３４ 第３酸化膜
３５Ａ コーナー部（メモリセルトランジスタ形成領域）
３５Ｂ コーナー部（周辺トランジスタ形成領域）
３６ 埋込酸化膜
３８ 第３ポリシリコン
４０ セルスリット
４２ ＯＮＯ絶縁膜
４４ フォトレジスト
４６ 第１周辺ゲート酸化膜
４８ 第３ポリシリコン
５０ 第２周辺ゲート酸化膜
５２ 第４ポリシリコン
ＦＧ フローティングゲート
ＣＧ コントロールゲート
ＧＥ ゲート電極
【発明の属する技術分野】
本発明は、半導体装置及び不揮発性半導体記憶装置の製造方法に関するものであり、特に、素子分離にＳＴＩ（Shallow Trench Isolation）を用いる半導体装置及び不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の縮小化により素子分離方法として、従来のＬＯＣＯＳ法からＳＡ−ＳＴＩ（Self-Aligned Shallow Trench Isolation）による素子分離が 行われるようになってきた。このＳＴＩを用いた素子分離で問題となるのは、特にトンネル酸化膜により消去・書込動作を行うために高電位を発生させる必要のある不揮発性半導体記憶装置である。
【０００３】
この不揮発性半導体記憶装置では、トンネル酸化膜を必要とするメモリセルトランジスタの他に、高電位を発生させるため厚いゲート酸化膜厚をもつトランジスタ（高耐圧系トランジスタ）と、低電源電圧動作を行うための薄いゲート酸化膜厚をもつトランジスタ（低耐圧系トランジスタ）が必要となる。つまり、メモリセルトランジスタと、高耐圧系トランジスタと、低耐圧系トランジスタの３種類のトランジスタが必要となる。このように３種類のトランジスタを形成する場合、メモリセルトランジスタのトンネル酸化膜の膜厚が一番薄く、次に、低耐圧系トランジスタの酸化膜の膜厚が薄く、高耐圧系トランジスタの酸化膜の膜厚が一番厚い。
【０００４】
このように複数のゲート酸化膜厚の付け分けが必要となる不揮発性半導体記憶装置では、ＳＴＩの落ち込みによるトランジスタ性能の劣化が問題となる。図１９は、このＳＴＩの落ち込みを説明するための不揮発性半導体記憶装置の製造過程の一断面図であり、図２０は、図１９を上側から見た平面図である。つまり、図１９は図２０におけるＡ−Ａ線断面図である。これら図１９及び図２０には、ＭＯＳトランジスタが示されている。
【０００５】
図１９及び図２０に示すように、不揮発性半導体記憶装置には、ＳＴＩ領域１０４に落ち込み１０６が発生してしまう。このＳＴＩ領域１０４の落ち込み１０６は、半導体基板１００の活性領域１０２に、ゲート酸化膜１０８と異なる膜厚の酸化膜を付け分けるために行われる酸化膜エッチングにより、ＳＴＩ領域１０４が膜減りを起こすことにより生じる。このように膜減りが起きると、境界部分におけるＳＴＩ領域１０４表面が、活性領域１０２表面よりも半導体基板１００側に落ちこんでしまう。
【０００６】
【発明が解決しようとする課題】
図２０に示すように、活性領域１０２を囲むようにＳＴＩ領域１０４の境界部分に落ち込み１０６が発生すると、図１９に示すように、この落ち込み１０６部分にゲート電極１１０も落ち込んでくる。ゲート電極１１０が落ち込むと、落ち込んだ境界領域が活性領域１０２の側面部分の影響を受けるため、ＭＯＳトランジスタのサブスレショルド領域にキンクが発生する異常が起きる。図２１は、キンクのあるトランジスタについての、ゲート電圧Ｖｇと、ソース・ドレイン電流Ｉｄのｌｏｇ Ｉｄとの関係を示す図である。
【０００７】
この図２１に示すように、キンクが発生すると、ＭＯＳトランジスタのカットオフ特性が悪化し、オフリーク電流が増える。このため、回路動作の不安定性や待機動作時の消費電力増などの問題を引き起こす。
【０００８】
そこで、本発明は上記課題に鑑みてなされたものであり、ＳＴＩを有する半導体装置において、複数の異なる膜厚の酸化膜を形成した場合でも、ＳＴＩの境界領域に落ち込みが発生しないようにすることを目的とする。そして、これにより、ＭＯＳトランジスタのカットオフ特性を改善し、オフリーク電流が増大しないようにすることを目的とする。つまり、回路動作の安定した、待機動作時の消費電力の少ない、ＭＯＳトランジスタを有する半導体装置及び不揮発性半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
半導体基板上に、熱酸化膜とＴＥＯＳ系の酸化膜とを有する第１酸化膜を形成する工程と、
前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域に開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記活性領域上における前記第１酸化膜部分に、バーズビークを侵入させる工程と、
前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記活性領域上の前記第１酸化膜を除去する工程と、
前記第１酸化膜を除去した複数の前記活性領域上に、それぞれ第１ゲート酸化膜を形成する工程と、
前記第１ゲート酸化膜を形成した複数の前記活性領域のうち一部の活性領域における前記第１ゲート酸化膜を除去する工程と、
前記第１ゲート酸化膜を除去した前記活性領域上に、第２ゲート酸化膜を形成するとともに、前記第１ゲート酸化膜を残した前記活性領域上における前記第１ゲート酸化膜の膜厚を厚く成長させる工程と、
を備え、
前記第１酸化膜における前記熱酸化膜の膜厚と前記ＴＥＯＳ系の酸化膜の膜厚の比率を変えることで、前記バーズビークの侵入量を制御するとともに、
前記バーズビークの侵入量が、前記第１酸化膜を除去する際に生じる前記活性領域の後退量と、前記第１ゲート酸化膜を除去する際に生じる前記活性領域の後退量とを、あわせた量よりも、大きくなるよう制御する、ことを特徴とする。
【００１０】
本発明に係る不揮発性半導体記憶装置の製造方法は、
メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタ形成領域における半導体基板上に、トンネル酸化膜を形成する工程と、
前記メモリセルトランジスタ形成領域における前記トンネル酸化膜上に、少なくともフローティングゲートの一部となるポリシリコン層を形成する工程と、
前記周辺トランジスタ形成領域における半導体基板上に、第１酸化膜を形成する工程と、
前記ポリシリコン層と前記トンネル酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域、及び、前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域にそれぞれ開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記周辺トランジスタ形成領域の前記活性領域上における前記第１酸化膜部分、及び、前記メモリセルトランジスタ形成領域の前記活性領域上における前記トンネル酸化膜部分に、バーズビークを侵入させるとともに、前記第１酸化膜部分のバーズビークの侵入距離が、前記トンネル酸化膜部分の侵入距離よりも長くなるようにバーズビークを侵入させる工程と、
前記メモリセルトランジスタ形成領域と前記周辺トランジスタ形成領域とにおける前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記周辺トランジスタ形成領域における前記活性領域上の前記第１酸化膜を、除去する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法は、
メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタ形成領域における半導体基板上に、トンネル酸化膜を形成する工程と、
前記周辺トランジスタ形成領域における半導体基板上に、第１酸化膜を形成する工程と、
前記トンネル酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域、及び、前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域にそれぞれ開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記周辺トランジスタ形成領域の前記活性領域上における前記第１酸化膜部分、及び、前記メモリセルトランジスタ形成領域の前記活性領域上における前記トンネル酸化膜部分に、バーズビークを侵入させるとともに、前記第１酸化膜部分のバーズビークの侵入距離が、前記トンネル酸化膜部分の侵入距離よりも長くなるようにバーズビークを侵入させる工程と、
前記メモリセルトランジスタ形成領域と前記周辺トランジスタ形成領域とにおける前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記周辺トランジスタ形成領域における前記活性領域上の前記第１酸化膜を、除去する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【００１７】
【発明の実施の形態】
本発明は、周辺トランジスタ形成領域の活性領域とポリシリコンとの間に形成された積層酸化膜を用いて、これら活性領域とポリシリコンとの間にバーズビークを侵入させることにより、厚いゲート酸化膜を形成するために積層酸化膜をエッチング除去した際や、薄いゲート酸化膜を形成するために厚いゲート酸化膜をエッチング除去した際に、ＳＴＩ端が後退しても、活性領域があまり落ち込まないようにしたものである。以下、本発明の一実施形態を不揮発性半導体記憶装置を例にして説明する。
【００１８】
図１乃至図１８は、本実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図である。これらの図からわかるように、本実施形態においては、素子分離領域の形成方法として、セルフアラインのＳＴＩ法を用いている。
【００１９】
まず、図１に示すように、半導体基板１０の表面に、熱酸化法などにより、パッド酸化膜１２を、例えば５ｎｍ〜２５ｎｍの膜厚で形成する。本実施形態においては、この半導体基板１０はシリコン基板により構成されている。続いて、このパッド酸化膜１２に、マスク合わせ用のマークをパターニングする。次に、ウェル形成領域や、メモリセルトランジスタ形成領域や、周辺トランジスタ形成領域等の不純物プロファイルを調整するため、フォトレジストを用いてパッド酸化膜１２のパターニングを行う。そして、イオン注入法により、所望の不純物を半導体基板１０表面側に注入する。
【００２０】
次に、図２に示すように、このパッド酸化膜１２を除去する。続いて、半導体基板１０上に第１酸化膜１４を、例えば５ｎｍ〜１０ｎｍの膜厚で形成する。この第１酸化膜１４は、最終的に、メモリセルトランジスタのトンネル酸化膜となる膜である。続いて、この第１酸化膜１４上に、第１ポリシリコン１６を堆積する。この第１ポリシリコン１６は、最終的に、メモリセルトランジスタのフローティングゲートＦＧとなる膜である。次に、周辺トランジスタ形成領域にある第１酸化膜１４と第１ポリシリコン１６とを、フォトレジストによりパターニングして除去する。
【００２１】
次に、図３に示すように、周辺トランジスタ形成領域とメモリセルトランジスタ形成領域にある第１ポリシリコン１６上に、熱酸化膜とＴＥＯＳ系の酸化膜との２つの積層からなる積層酸化膜１８を、例えば１０ｎｍ〜３０ｎｍの膜厚で形成する。この積層酸化膜１８における熱酸化膜とＴＥＯＳ系の酸化膜の膜厚の比によって、後述する丸め酸化におけるバーズビークの入り方を制御することができる。本実施形態では、熱酸化膜は熱酸化により形成し、ＴＥＯＳ系の酸化膜は、Ｓｉ（ＯＣ2Ｈ5）4を用いたＣＶＤ（Chemical Vapor Deposition）法により形成する。また、この積層酸化膜１８の膜厚は、第１酸化膜１４の膜厚よりも、厚く形成する。続いて、この積層酸化膜１８上に、第２ポリシリコン２０を堆積する。
【００２２】
次に、図４に示すように、周辺トランジスタ形成領域の第２ポリシリコン２０上に、フォトレジスト２２をパターニングして形成する。続いて、このフォトレジスト２２をマスクとしてドライエッチングをすることにより、メモリセルトランジスタ形成領域にある積層酸化膜１８と第２ポリシリコン２０とを除去する。
【００２３】
次に、図５に示すように、フォトレジスト２２を除去する。続いて、第１ポリシリコン１６上と第２ポリシリコン２０上とを含む半導体基板１０上に、第１窒化膜２４を形成する。本実施形態では、この第１窒化膜２４は、ＣＶＤ法により、１００ｎｍ〜２００ｎｍの膜厚で形成する。次に、この第１窒化膜２４上に、ＴＥＯＳ系またはＳｉＨ４系の第２酸化膜２６を形成する。本実施形態では、この第２酸化膜２６は、ＣＶＤ法により、１００ｎｍ〜２００ｎｍの膜厚で形成する。
【００２４】
次に、図６に示すように、活性領域をパターニングするためのフォトレジスト２８をフォトリソグラフィー法により形成する。続いて、このフォトレジスト２８をマスクとして用いて、第２酸化膜２６と、第１窒化膜２４と、第１ポリシリコン１６と、第２ポリシリコン２０と、パッド酸化膜１４と、積層酸化膜１８とを、順次、ＲＩＥ（Reactive Ion Etching）法によりエッチングする。これにより活性領域のパターンが、フォトレジスト２８から第２酸化膜２６／第１窒化膜２４／第１ポリシリコン１６及び第２ポリシリコン２０／パッド酸化膜１４及び積層酸化膜１８に、転写される。
【００２５】
次に、図７に示すように、従来のレジスト剥離のプロセスによりフォトレジスト２８を除去する。続いて、これら第２酸化膜２６等からなる積層膜をハードマスクとして、半導体基板１０をＲｌＥ法によりエッチングし、トレンチアイソレーション領域（素子分離領域）を形成するための開口３０をパターニングする。このエッチングの際、メモリセルトランジスタ形成領域と、周辺トランジスタ形成領域との境界になる境界領域は、活性領域上に位置するように形成する。
【００２６】
次に、図８に示すように、メモリセルトランジスタ形成領域を覆い、かつ、周辺トランジスタ形成領域は露出するように、フォトレジスト３２をパターニングして形成する。続いて、周辺トランジスタ形成領域の各部コーナー部を丸めるように、エッチングを行う。これにより、周辺トランジスタ形成領域にある第２酸化膜２６のコーナー部が丸まり、第２ポリシリコン２０と積層酸化膜１８が後退し、半導体基板１０のコーナー部が丸まる。
【００２７】
次に、図９に示すように、フォトレジスト３２を除去する。続いて、パターニングされた半導体基板１０に、熱酸化法などにより、５ｎｍ〜４０ｎｍの膜厚で、第３酸化膜３４を形成する。この酸化に際しては、半導体基板１０の活性領域となるコーナーの部分が丸くなるように、酸化条件を調整する。また、この酸化の際における半導体基板１０活性領域上へのバーズビークの入り方は、メモリセルトランジスタ形成領域のコーナー部３５Ａよりも、周辺トランジスタ形成領域のコーナー部３５Ｂの方が、侵入距離が長くなり、かつ、第２ポリシリコン２０の丸まり方が大きくなる。さらに、このバーズビークの侵入距離は、積層酸化膜１８におけるＴＥＯＳ系の膜厚の比率をあげることで、長くすることができる。すなわち、上述したように積層酸化膜１８は、熱酸化膜とＴＥＯＳ系の酸化膜とで構成されているが、ＴＥＯＳ系の酸化膜の膜厚を厚くすることにより、バーズビークの入り方を大きくすることができる。具体的には、熱酸化膜の膜厚を５ｎｍとし、ＴＥＯＳ系の酸化膜の膜厚を２０ｎｍとすると、好適である。
【００２８】
次に、図１０に示すように、開口３０の部分に、トレンチアイソレーション形成領域の埋め込み材となる埋込酸化膜３６を埋め込むように堆積する。この埋込酸化膜３６の堆積方法としては、例えば、ＴＥＯＳ系の酸化膜をＣＶＤ法により堆積したり、ＳｉＨ４系の酸化膜をＨＤＰ（High Density Plasma）法により堆 積したりする方法がある。これらの堆積方法を、半導体基板１０からのマスク材である第２酸化膜２６まで十分に埋め込める条件で行うことにより、埋込酸化膜３６を形成する。
【００２９】
次に、図１１に示すように、ＣＭＰ（Chemical Mechanical Polishing）法に より、この埋込酸化膜３６を研磨し、半導体基板１０表面側を平坦化する。このとき、ハードマスクとして用いた第１窒化膜２４が研磨のストッパーとなる。続いて、９００℃以上の高温アニールを加えて、ＳＴＩの埋め込みにより発生した応力を解放する。次にＢＨＦなどによるウェット処理を行い、埋込酸化膜３６表面の微少なスクラッチ傷や研磨時についた異物をリフトオフすることで除去する。
【００３０】
次に、図１２に示すように、マスク材として用いた第１窒化膜２４を、Ｈｏｔリン酸などによるウェットエッチングで除去する。続いて、リンをドープした第３ポリシリコン３８を堆積する。この第３ポリシリコン３８は、最終的に、メモリセルトランジスタのフロティングゲートＦＧとなる膜である。次に、メモリセルトランジスタのフローティングゲートＦＧを形成するために、第３ポリシリコン３８にビット線方向に連続したセルスリット４０を形成する。続いて、フローティングゲートＦＧとコントロールゲートＣＧ（図１８参照）との間のゲート間絶縁膜となるＯＮＯ（Oxide-Nitride-Oxide）絶縁膜４２を形成する。
【００３１】
次に、図１３に示すように、フォトレジスト４４を用いてパターニングを行い、周辺トランジスタ形成領域におけるＯＮＯ絶縁膜４２と第３ポリシリコン３８と第２ポリシリコン２０とを、ドライエッチング法により除去する。続いて、積層酸化膜１８をウェットエッチングにより除去する。このウェットエッチングにより、周辺トランジス形成領域のＳＴＩ端がＢ０だけ後退する。
【００３２】
次に、図１４に示すように、フォトレジスト４４を除去する。続いて、周辺トランジスタ形成領域における高耐圧系領域と低耐圧系領域の双方に、第１周辺ゲート酸化膜４６を形成する。ここで、周辺トランジスタ形成領域における高耐圧系領域は、厚いゲート酸化膜を有するトランジスタが形成される領域であり、周辺トランジスタ形成領域における低耐圧系領域は、薄いゲート酸化膜を有するトランジスタが形成される領域である。したがって、上述した高耐圧系領域に形成された第１周辺ゲート酸化膜４６は、最終的に、厚いゲート酸化膜となる。本実施形態では、この第１周辺ゲート酸化膜４６は、例えば、１２ｎｍ〜１５ｎｍの膜厚で形成する。この第１周辺ゲート酸化膜４６を形成する際には、メモリセルトランジスタ形成領域は、ＯＮＯ膜４２により第３ポリシリコン（フローティングゲートＦＧ）３８は保護されているので、酸化されることはない。
【００３３】
次に、図１５に示すように、メモリセルトランジスタ形成領域と、周辺トランジスタ形成領域における高耐圧系領域とを覆う、フォトレジスト４８を形成する。つまり、フォトレジスト４８を塗布し、このフォトレジスト４８における薄いゲート酸化膜を形成する低耐圧系領域に、開口を形成する。続いて、このフォトレジスト４８が形成されている状態でウェット処理を行って、第１周辺ゲート酸化膜４６を除去する。このウェット処理により、低耐圧系領域では、ＳＴＩ端がさらにＢ１だけ後退する。つまり、図１３に示した状態からの合計では、Ｂ０＋Ｂ１だけ、ＳＴＩ端は後退する。
【００３４】
次に、図１６に示すように、フォトレジスト４８を除去する。続いて、第２周辺ゲート酸化膜５０を形成する。本実施形態では、この第２周辺ゲート酸化膜５０は、４ｎｍ〜６ｎｍの膜厚で形成する。この第２周辺ゲート酸化膜５０が、薄いゲート酸化膜となる。第２周辺ゲート酸化膜５０を形成する際には、高耐圧系領域の第１周辺ゲート酸化膜４６も追加酸化される。このため、第１周辺ゲート酸化膜４６の膜厚は、形成当初よりも成長して厚くなる。
【００３５】
次に、図１７に示すように、ＯＮＯ膜４２上と第１周辺ゲート酸化膜４６と第２周辺ゲート酸化膜５０上とを含む半導体基板１０上に、第４ポリシリコン５２を形成する。この第４ポリシリコン５２は、最終的に、メモリセルトランジスタにおけるコントロールゲート（ＣＧ）や、周辺トランジスタのゲート電極（ＧＥ）となる膜である。
【００３６】
次に、図１８に示すように、第４ポリシリコン５２をパターニングする。すなわち、メモリセルトランジスタ形成領域における第３ポリシリコン３８と第４ポリシリコン５２に、ワード線方向に連続するスリットを形成する。これにより、フローティングゲートＦＧとコントロールゲートＣＧとを形成する。また、周辺トランジスタ形成領域における第４ポリシリコンをトランジスタ毎に分離することにより、ゲート電極ＧＥを形成する。
【００３７】
この後、メモリセルトランジスタや周辺トランジスタの形成に必要な拡散層を形成するためのイオン注入を行い、さらにサイドウォールを形成する。続いて、高濃度の拡散層ならびにゲートポリシリコンへの不純物の導入を行う。この時Ｎ型のＭＯＳトランジスタ形成領域にはＡｓ（砒素）を導入し、Ｐ型のＭＯＳトランジスタ形成領域にはＢ（ボロン）を導入する。この後さらに、通常のサリサイドプロセスを行い配線層を形成し、最後にパッシペーション層を形成することで、本実施形態に係るＬＳｌの製造プロセスが終了する。
【００３８】
以上のように、本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、図９に示すように第２ポリシリコン２０と半導体基板１０の活性領域との間にバーズビークを侵入させ、第３酸化膜３４がポリシリコン２０内側まで入り込むようにしたので、図１３及び図１５に示したＳＴＩ端の後退が生じても、図１８に示すように、ゲート電極ＧＥがＳＴＩ端で落ち込まないようにすることができる。
【００３９】
すなわち、図１３に示すように、周辺トランジスタ形成領域における高耐圧系領域ではＢ０だけＳＴＩ端の後退が生じ、図１５に示すように、低耐圧系領域ではＢ０＋Ｂ１だけＳＴＩ端の後退が生じる。本実施形態では、これらの後退量Ｂ０、Ｂ０＋Ｂ１を見越して、図９に示すように、バーズビークの形成により、第３酸化膜３４をゲート絶縁膜形成領域の内側まで侵入させて形成している。このため、図１２及び図１３に示すように、積層酸化膜１８をウェットエッチングにより除去した際にＳＴＩ端がＢ０後退しても、図１４に示すように、第１周辺ゲート酸化膜４６を、半導体基板１０活性領域から落ち込まないように形成することができる。また、図１４及び図１５に示すように、第１周辺ゲート酸化膜４６を除去した際にＳＴＩ端がさらにＢ１後退しても、図１６に示すように、第２周辺ゲート酸化膜５０を、半導体基板１０活性領域から落ち込まないように形成することができる。
【００４０】
このようにすることにより、ＳＴＩ端が活性領域から落ち込むことによるメモリセルトランジスタ及び周辺トランジスタのサブスレショルド領域にキンク特性が現れてしまうという従来の問題を解決することができる。
【００４１】
さらに、第３酸化膜３４形成時におけるバーズビーク侵入量は、積層酸化膜１８における熱酸化膜とＴＥＯＳ系の酸化膜との膜厚の比率を変えることで、容易に制御することができる。つまり、第３酸化膜３４を形成する丸め酸化におけるバーズビークの侵入量を、ＳＴＩ端がＢ０＋Ｂ１後退しても落ち込まないように制御すればよい。
【００４２】
なお、本発明は上記実施形態に限定されずに種々に変形可能である。例えば、上記実施形態では、不揮発性半導体記憶装置を例にその製造方法を説明したが、ＳＴＩ構造を有する異なる膜厚の酸化膜を有する半導体装置であれば、同様に適用することができる。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、半導体基板のトレンチアイソレーション形成領域の間の位置に活性領域を形成し、この活性領域上に形成した第１酸化膜部分にバーズビークを侵入させることにより、トレンチアイソレーション端の落ち込みを抑止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図８】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図９】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１０】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１６】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１７】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１８】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１９】従来のトランジスタにおいてＳＴＩ端に落ち込みが生じた状態を示す断面図（図２０におけるＡ−Ａ線断面図）。
【図２０】従来のトランジスタにおいてＳＴＩ端に落ち込みが生じた状態を示す断面図（図１９における平面図）。
【図２１】キンク特性を有するトランジスタのＶｇ−Ｉｄ特性を示すグラフ。
【符号の説明】
１０ 半導体基板
１２ パッド酸化膜
１４ 第１酸化膜
１６ 第１ポリシリコン
１８ 積層酸化膜
２０ 第２ポリシリコン
２２ フォトレジスト
２４ 第１窒化膜
２６ 第２酸化膜
２８ フォトレジスト
３０ 開口
３２ フォトレジスト
３４ 第３酸化膜
３５Ａ コーナー部（メモリセルトランジスタ形成領域）
３５Ｂ コーナー部（周辺トランジスタ形成領域）
３６ 埋込酸化膜
３８ 第３ポリシリコン
４０ セルスリット
４２ ＯＮＯ絶縁膜
４４ フォトレジスト
４６ 第１周辺ゲート酸化膜
４８ 第３ポリシリコン
５０ 第２周辺ゲート酸化膜
５２ 第４ポリシリコン
ＦＧ フローティングゲート
ＣＧ コントロールゲート
ＧＥ ゲート電極
Claims (3)
- 半導体基板上に、熱酸化膜とＴＥＯＳ系の酸化膜とを有する第１酸化膜を形成する工程と、
前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域に開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記活性領域上における前記第１酸化膜部分に、バーズビークを侵入させる工程と、
前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記活性領域上の前記第１酸化膜を除去する工程と、
前記第１酸化膜を除去した複数の前記活性領域上に、それぞれ第１ゲート酸化膜を形成する工程と、
前記第１ゲート酸化膜を形成した複数の前記活性領域のうち一部の活性領域における前記第１ゲート酸化膜を除去する工程と、
前記第１ゲート酸化膜を除去した前記活性領域上に、第２ゲート酸化膜を形成するとともに、前記第１ゲート酸化膜を残した前記活性領域上における前記第１ゲート酸化膜の膜厚を厚く成長させる工程と、
を備え、
前記第１酸化膜における前記熱酸化膜の膜厚と前記ＴＥＯＳ系の酸化膜の膜厚の比率を変えることで、前記バーズビークの侵入量を制御するとともに、
前記バーズビークの侵入量が、前記第１酸化膜を除去する際に生じる前記活性領域の後退量と、前記第１ゲート酸化膜を除去する際に生じる前記活性領域の後退量とを、あわせた量よりも、大きくなるよう制御する、ことを特徴とする半導体装置の製造方法。 - メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタ形成領域における半導体基板上に、トンネル酸化膜を形成する工程と、
前記メモリセルトランジスタ形成領域における前記トンネル酸化膜上に、少なくともフローティングゲートの一部となるポリシリコン層を形成する工程と、
前記周辺トランジスタ形成領域における半導体基板上に、第１酸化膜を形成する工程と、
前記ポリシリコン層と前記トンネル酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域、及び、前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域にそれぞれ開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記周辺トランジスタ形成領域の前記活性領域上における前記第１酸化膜部分、及び、前記メモリセルトランジスタ形成領域の前記活性領域上における前記トンネル酸化膜部分のバーズビークを侵入させる距離が、前記トンネル酸化膜部分の侵入距離よりも長くなるようにバーズビークを侵入させる工程と、
前記メモリセルトランジスタ形成領域と前記周辺トランジスタ形成領域とにおける前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記周辺トランジスタ形成領域における前記活性領域上の前記第１酸化膜を、除去する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタ形成領域における半導体基板上に、トンネル酸化膜を形成する工程と、
前記周辺トランジスタ形成領域における半導体基板上に、第１酸化膜を形成する工程と、
前記トンネル酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域、及び、前記第１酸化膜と前記半導体基板の表面側とにおけるトレンチアイソレーション形成領域にそれぞれ開口を形成し、前記開口の間に位置する前記半導体基板表面側を活性領域とする工程と、
前記半導体基板の丸め酸化を行うことにより、前記周辺トランジスタ形成領域の前記活性領域上における前記第１酸化膜部分、及び、前記メモリセルトランジスタ形成領域の前記活性領域上における前記トンネル酸化膜部分に、バーズビークを侵入させるとともに、前記第１酸化膜部分のバーズビークの侵入距離が、前記トンネル酸化膜部分の侵入距離よりも長くなるようにバーズビークを侵入させる工程と、
前記メモリセルトランジスタ形成領域と前記周辺トランジスタ形成領域とにおける前記各トレンチアイソレーション形成領域の前記開口に、埋込酸化膜を埋め込んでトレンチアイソレーションを形成する工程と、
前記周辺トランジスタ形成領域における前記活性領域上の前記第１酸化膜を、除去する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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