JP2021048323A - 半導体装置 - Google Patents

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Abstract

【課題】ボロン（Ｂ）の突き抜けを抑制することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、素子領域２０と、素子領域に隣接する素子分離領域３０と、素子領域の上面上に設けられたゲート絶縁層４１と、ボロン（Ｂ）を含有し且つゲート絶縁層上に設けられた部分を含む半導体層４２ａを含むゲート電極４２とを備え、素子分離領域は、その上面を含む上部分３１と、その下面を含む下部分３２とを含み、素子分離領域の上部分は、素子領域の素子分離領域の上部分に隣接する部分に圧縮応力を与える。【選択図】図２Ａ

Description

本発明の実施形態は、半導体装置に関する。
半導体集積回路に用いられるＭＯＳトランジスタにおいて、ゲート電極の半導体層に含有されているボロン（Ｂ）の突き抜けが、トランジスタの特性や信頼性に悪影響を与えるという問題がある。
特開２０１０−１４７３９４号公報
ボロン（Ｂ）の突き抜けを抑制することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、素子領域と、前記素子領域に隣接する素子分離領域と、前記素子領域の上面上に設けられたゲート絶縁層と、ボロン（Ｂ）を含有し且つ前記ゲート絶縁層上に設けられた部分を含む半導体層を含むゲート電極と、を備える半導体装置であって、前記素子分離領域は、その上面を含む上部分と、その下面を含む下部分とを含み、前記素子分離領域の上部分は、前記素子領域の前記素子分離領域の上部分に隣接する部分に圧縮応力を与える。
実施形態に係る半導体装置の構成を模式的に示した平面図である。 実施形態に係る半導体装置の構成を模式的に示した断面図である。 実施形態に係る半導体装置の構成を模式的に示した断面図である。 ３次元構造のＮＡＮＤ型フラッシュメモリのメモリアレイ部の構造を模式的に示した図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 応力分布のシミュレーション結果を示した図である。 応力分布のシミュレーション結果を示した図である。 応力分布のシミュレーション結果を示した図である。 ボロン（Ｂ）の深さ方向の濃度分布のシミュレーション結果を示した図である。 図７のシミュレーションに用いた部分を示した図である。 本実施形態の場合及び比較例の場合それぞれについて、ＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係のシミュレーション結果を示した図である。 本実施形態の場合及び比較例の場合それぞれについて、ＭＯＳトランジスタのゲート電圧Ｖｇとゲート容量Ｃｇとの関係のシミュレーション結果を示した図である。
本発明の一実施形態を以下に、図面を参照して説明する。
図１は、本実施形態に係る半導体装置の構成を模式的に示した平面図である。図２Ａ及び図２Ｂはそれぞれ、本実施形態に係る半導体装置の構成を模式的に示した断面図である。図１のＡ−Ａ線に沿った断面が図２Ａに対応し、図１のＢ−Ｂ線に沿った断面が図２Ｂに対応している。
図１、図２Ａ及び図２Ｂに示す構造において、半導体基板（シリコン基板）１０の表面領域には、素子領域２０及び素子分離領域３０が設けられている。素子分離領域３０は、素子領域２０に隣接して設けられ、素子領域２０を囲んでいる。素子領域２０の材料はシリコンであり、素子分離領域３０の材料はシリコン酸化物である。
素子領域２０の表面領域には、ゲート絶縁層４１、ゲート電極４２、ソース領域４３、ドレイン領域４４及び絶縁層４５を含むＭＯＳトランジスタ４０が設けられている。
ゲート絶縁層４１は、素子領域２０の上面上に設けられ、シリコン酸化物で形成されている。
ゲート電極４２は、ゲート絶縁層４１上に設けられた部分及び素子分離領域３０の上面上に設けられた部分を含んでおり、半導体層４２ａと、半導体層４２ａ上に設けられたタングステン窒化物層（ＷＮ層）４２ｂと、タングステン窒化物層４２ｂ上に設けられたタングステン（Ｗ層）４２ｃとを含んでいる。
半導体層４２ａは、ボロン（Ｂ）を含有する（ボロン（Ｂ）がドープされた）シリコン（ポリシリコン）で形成され、ゲート絶縁層４１上に設けられた部分及び素子分離領域３０の上面上に設けられた部分を含んでいる。具体的には、半導体層４２ａは、ゲート絶縁層４１に接する部分及び素子分離領域３０の上面に接する部分を含んでおり、素子分離領域３０の上面よりも高い上面を有している。
上述したＭＯＳトランジスタ４０は、３次元構造のＮＡＮＤ型フラッシュメモリの周辺回路に用いられる。ＭＯＳトランジスタ４０と３次元構造のＮＡＮＤ型フラッシュメモリとは、同一の半導体基板１０上に設けられている。
図３は、３次元構造のＮＡＮＤ型フラッシュメモリのメモリアレイ部の構造を模式的に示した図である。図３に示すように、メモリアレイ部１００は、複数のゲート電極層１０１と複数の絶縁層（図示せず）とが交互に積層された構造を有しており、この積層構造内にシリコン等で形成された柱状構造１０２が設けられている。１つのゲート電極層１０１と１つの柱状構造１０２とによってメモリセルが形成され、直列接続された複数のメモリセルによってＮＡＮＤストリングが形成されている。
素子分離領域３０は、低いヤング率を有するシリコン酸化物（例えば、フッ素、炭素及びメチル基を含有する材料、または、１原子％以下の窒素を含有する材料）で形成されている。具体的には、素子分離領域３０は、その上面を含む上部分３１と、その下面を含む下部分３２と、上部分３１と下部分３２との間の中間部分３３とを含み、素子分離領域３０に含有されているフッ素（Ｆ）の濃度は、上部分３１の方が下部分３２よりも高い。
なお、一般に、上述した上部分３１と中間部分３３との間、及び下部分３２と中間部分３３との間には、明確な境界があるわけではない。また、上部分３１、下部分３２及び中間部分３３それぞれにおいて、フッ素濃度は均一でなくてもよい。例えば、中間部分３３において、上部分３１側から下部分３２側に向かってフッ素濃度が減少していてもよい。また、下部分３２にはフッ素が含有されていなくてもよい。
一般に、シリコン酸化物にフッ素が含有されているとシリコン酸化物のヤング率が低くなり、シリコン酸化物に含有されているフッ素の濃度が増加するほどシリコン酸化物のヤング率が減少する。したがって、素子分離領域３０の上部分３１は、素子分離領域３０の下部分３２よりも低いヤング率を有している。
本実施形態では、素子分離領域３０の上部分３１が、高濃度のフッ素を含有したシリコン酸化物で形成されている。そのため、素子分離領域３０の上部分３１はヤング率が低くなっている。その結果、本実施形態では、素子分離領域３０の上部分３１が素子領域２０の隣接部分に圧縮応力を与える。すなわち、素子分離領域３０の上部分３１が、素子領域２０の素子分離領域３０の上部分３１に隣接する部分に圧縮応力を与える。これにより、本実施形態の構造では、従来の構造では問題となっていた、ゲート電極４２を構成する半導体層４２ａに含有されているボロンの素子領域２０への突き抜けを抑制することが可能となる。以下、説明を加える。
ボロンの拡散係数が大きいことは知られている。そのため、熱負荷が高いと、ボロンの突き抜けが生じ、トランジスタの特性や信頼性に悪影響を与える。同一基板上にメモリセルとともに混載されている周辺トランジスタでは、メモリセルの形成工程で熱負荷が加わるため、ボロンの突き抜けが生じやすくなる。従来は、このようなボロンの突き抜けにより、トランジスタの特性や信頼性に悪影響を与えるおそれがあった。また、材料中に含有されている不純物は、応力に応じてその拡散係数を変える。通常、ボロンの拡散係数は、引張り応力に応じて増加し、圧縮応力に応じて減少する。
本実施形態では、素子分離領域３０の上部分３１が素子領域２０の隣接部分に圧縮応力を与えるため、ボロンの突き抜けを抑制することが可能である。すなわち、素子領域２０のゲート電極４２側の部分に圧縮応力が加わるため、ゲート電極４２を構成する半導体層４２ａに含有されているボロンの素子領域２０への突き抜けを効果的に抑制することが可能となる。
また、本実施形態では、素子分離領域３０の上部分３１の方が下部分３２よりもフッ素濃度が高い。したがって、素子分離領域３０の下部分３２の方が上部分３１よりもヤング率が高い。このように、素子分離領域３０の下部分３２のヤング率が高いため、素子分離領域３０の下部分３２が素子領域２０の隣接部分に引張り応力を与える。すなわち、素子分離領域３０の下部分３２が、素子領域２０の素子分離領域３０の下部分３２に隣接する部分に引張り応力を与える。そのため、素子領域２０の全体としては、圧縮応力と引張り応力とのバランスがとれた状態となる。言い換えると、素子分離領域３０の下部分３２が素子領域２０の隣接部分に引張り応力を与えるため、素子分離領域３０の上部分３１が素子領域２０の隣接部分に圧縮応力をより与えやすくなる。その結果、本実施形態では、ボロンの突き抜けをより効果的に抑制することが可能となる。
次に、本実施形態に係る半導体装置の製造方法について、図４Ａ〜図４Ｋ及び図５Ａ〜図５Ｅを参照して説明する。図４Ａ〜図４Ｋはゲート電極の延伸方向に平行な断面図であり、図５Ａ〜図５Ｅは、ゲート電極の延伸方向に垂直な断面図である。
まず、図４Ａに示すように、半導体基板（シリコン基板）のｎ型のシリコン層２１１上に酸化膜２１２を形成する。
次に、図４Ｂに示すように、酸化膜２１２を通してシリコン層２１１にｎ型不純物（例えば、ヒ素（Ａｓ）またはリン（Ｐ））をドープし、ｎ型のウェル領域（或いは、チャネル領域）を形成する。
次に、図４Ｃに示すように、酸化膜２１２を除去した後、ｎ型シリコン層２１１上に、ゲート絶縁層となる絶縁層２１３を形成する。
次に、図４Ｄに示すように、絶縁層２１３上にポリシリコン層２１４ａ１を形成する。
次に、図４Ｅに示すように、ポリシリコン層２１４ａ１上にレジストマスク（図示せず）を形成し、レジストマスクをマスクとして用いてポリシリコン層２１４ａ１をパターニングする。さらに、パターニングされたポリシリコン層２１４ａ１をマスクとして用いて、絶縁層２１３及びシリコン層２１１をパターニングする。これにより、素子分離領域用の凹部が形成される。
次に、素子分離領域用の低いヤング率を有する絶縁層を形成するための工程を、以下に示すような方法によって行う。
まず、図４Ｆに示すように、シリコン層２１１を酸化した後、絶縁層２１５を形成する。続いて、ポリシリコン層２１４ａ１をストッパーとして用いてＣＭＰを行うことで、素子分離領域用の凹部内に絶縁層２１５を残す。次に、以下に示すような第１の方法又は第２の方法を行う。
第１の方法では、図４Ｇに示すように、ポリシリコン層２１４ａ１上にレジストマスク２１６を形成し、このレジストマスク２１６をマスクとして用いて、イオン注入によって絶縁層２１５にフッ素をドープする。この場合、イオン注入のエネルギーを調整することで、絶縁層２１５の上部分２１５ａのフッ素濃度を、下部分２１５ｂのフッ素濃度及び中間部分２１５ｃのフッ素濃度よりも高くすることができる。これにより、低いヤング率を有する上部分２１５ａを含む絶縁層２１５Ｘが得られる。すなわち、図２Ａに示した素子分離領域３０に対応する絶縁層２１５Ｘが得られる。その後、レジストマスク２１６を除去することで、図４Ｈに示すような構造が得られる。
第２の方法では、図４Ｉに示すように、絶縁層２１５を後退させる、すなわち絶縁層２１５の上部分を除去する。次に、図４Ｊに示すように、フッ素を含有するガスを用いて絶縁層を全面に堆積し、さらにポリシリコン層２１４ａ１をストッパーとして用いてＣＭＰを行う。これにより、上部分２１５ａのフッ素濃度が下部分２１５ｂのフッ素濃度及び中間部分２１５ｃのフッ素濃度よりも高い絶縁層２１５Ｘが得られる。すなわち、図２Ａに示した素子分離領域３０に対応する絶縁層２１５Ｘが得られる。
なお、上述した図４Ｆの工程で絶縁層２１５を形成する際に、フッ素を含有するガスを用いて絶縁層２１５Ｘを堆積するようにしてもよい。この場合、絶縁層２１５Ｘを堆積している最中に、フッ素を含有するガスの濃度を調整する（変化させる）ことで、絶縁層２１５Ｘの上部分２１５ａのフッ素濃度を、下部分２１５ｂのフッ素濃度及び中間部分２１５ｃのフッ素濃度よりも高くすることができる。
次に、図４Ｋに示すように、ポリシリコン層２１４ａ２、タングステン窒化物層２１４ｂ、タングステン層２１４ｃ及びシリコン窒化物層２１７を順次形成する。これにより、ポリシリコン層２１４ａ（２１４ａ１＋２１４ａ２）、タングステン窒化物層２１４ｂ、タングステン層２１４ｃ及びシリコン窒化物層２１７の積層膜が形成される。
以上のようにして図４Ａ〜図４Ｋに示した工程を行った後、図５Ａ〜図５Ｅに示す工程を行う。
図５Ａの工程では、シリコン窒化物層２１７上にレジストマスク（図示せず）を形成した後、レジストパターンをマスクとして用いてシリコン窒化物層２１７をパターニングする。続いて、パターニングされたシリコン窒化物層２１７をマスクとして用いて、タングステン層２１４ｃ、タングステン窒化物層２１４ｂ、ポリシリコン層２１４ａ及び絶縁層２１３をパターニングする。これにより、絶縁層２１３上にゲート電極に対応する形状を有する積層構造が形成される。
次に、図５Ｂに示すように、上述した積層構造の側面及び上面に酸化物層（例えば、シリコン酸化物層）を形成する。
次に、図５Ｃに示すように、上述した上述した積層構造をマスクとして用いてｎ型不純物（例えば、ヒ素（Ａｓ）またはリン（Ｐ））をシリコン層２１１にイオン注入し、ハロー層２１９ａを形成する。続いて、積層構造をマスクとして用いてフッ化ボロンをシリコン層２１１にイオン注入し、不純物層２１９ｂを形成する。
次に、図５Ｄに示すように、積層構造の側部に絶縁物（例えば、シリコン酸化物）からなるゲート側壁２２０を形成する。
次に、図５Ｅに示すように、上述した積層構造及びゲート側壁２２０をマスクとして用いてフッ化ボロンをシリコン層２１１にイオン注入し、不純物層２１９ｃを形成する。さらに、アニールによってハロー層２１９ａ、不純物層２１９ｂ及び不純物層２１９ｃ中の不純物を活性化することで、不純物層２１９ｂ及び不純物層２１９ｃによってソース領域及びドレイン領域が形成される。
その後、上述した積層構造及びゲート側壁２２０で覆われていない絶縁膜２１８の部分を除去する。
以上のようにして、図２Ａ及び図２Ｂで示した構造に対応する構造を有する半導体装置が得られる。
次に、応力分布のシミュレーション結果について説明する。図６Ａは本実施形態の素子分離領域３０を用いた場合のシミュレーション結果、図６Ｂは素子分離領域３０にシリコン酸化物（ＳｉＯ2 ）と同等のヤング率を有する材料を用いた場合（比較例１）のシミュレーション結果、図６Ｃは素子分離領域３０にシリコン酸化物（ＳｉＯ2 ）よりも高いヤング率を有する材料を用いた場合（比較例２）のシミュレーション結果である。
図６Ｂ及び図６Ｃからわかるように、比較例１及び比較例２では、素子領域２０のほぼ全域にわたって引張り応力が与えられている。これに対して、図６Ａに示すように、本実施形態の場合には、素子領域２０の上部分の全域にわたって圧縮応力が与えられていることがわかる。
次に、ボロン（Ｂ）の濃度分布のシミュレーション結果について、図７を参照して説明する。具体的には、図８のＸ−Ｘ線に沿った濃度分布のシミュレーション結果について説明する。図７（ａ）は本実施形態の素子分離領域３０（ヤング率の低い素子分離領域）を用いた場合のシミュレーション結果であり、図７（ｂ）は比較例の素子分離領域３０（シリコン酸化物（ＳｉＯ2 ）と同等のヤング率を有する素子分離領域）を用いた場合のシミュレーション結果である。
図７（ａ）及び（ｂ）からわかるように、本実施形態の素子分離領域３０の構造を用いることで、ゲート電極４２の半導体層４２ａから素子領域２０に突き抜けたボロンの濃度が減少している。
上述した図６Ａ、図６Ｂ及び図６Ｃのシミュレーション結果並びに図７のシミュレーション結果から、素子分離領域３０のヤング率を低くすることにより、素子領域２０に対して圧縮応力を与えることができ、ゲート電極４２の半導体層４２ａから素子領域２０に突き抜けるボロンの濃度を減少させられることがわかる。
次に、ＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係（Ｉｄ−Ｖｇ特性）のシミュレーション結果について、図９を参照して説明する。図９（ａ）は本実施形態の素子分離領域３０（ヤング率の低い素子分離領域）を用いた場合のＭＯＳトランジスタ（ボロンの突き抜けが少ないＭＯＳトランジスタ）についてのシミュレーション結果であり、図９（ｂ）は比較例の素子分離領域３０（シリコン酸化物（ＳｉＯ2 ）と同等のヤング率を有する素子分離領域）を用いた場合のＭＯＳトランジスタ（ボロンの突き抜けが多いＭＯＳトランジスタ）についてのシミュレーション結果である。
図９（ａ）及び（ｂ）からわかるように、本実施形態の素子分離領域３０の構造を用いることで、ゲート電圧Ｖｇがオン電圧であるときのドレイン電流Ｉｄが増加している。
本実施形態の素子分離領域３０を用いた場合にＭＯＳトランジスタのドレイン電流が増加している理由を調べるために、本実施形態の素子分離領域３０（ヤング率の低い素子分離領域）を用いた場合及び比較例の素子分離領域３０（シリコン酸化物（ＳｉＯ2 ）と同等のヤング率を有する素子分離領域）を用いた場合それぞれについて、ゲート電圧Ｖｇとゲート容量Ｃｇとの関係（Ｃｇ−Ｖｇ特性）をシミュレーションから求めた。そのシミュレーション結果を図１０に示す。図１０（ａ）は本実施形態の場合のシミュレーション結果であり、図１０（ｂ）は比較例の場合のシミュレーション結果である。
図１０（ａ）に示すように、本実施形態の場合には、ゲート電圧Ｖｇが−２Ｖ付近でゲート容量Ｃｇは一定になっていることがわかる。これに対して、図１０（ｂ）に示すように、比較例の場合には、ゲート電圧Ｖｇが−２Ｖに近づくにつれ、ゲート容量Ｃｇの値が下がっていることがわかる。これは、比較例の場合には、ボロンの突き抜けによってゲート電極４２の半導体層４２ａのボロン濃度が下がるため、半導体層４２ａ中の空乏層の幅がゲート電圧Ｖｇに応じて広くなるためであると考えられる。その結果、半導体層４２ａと素子領域２０との間の電界が緩和されてしまい、比較例の場合にはドレイン電流が減少していると考えられる。
また、半導体層４２ａから突き抜けてきたボロンの濃度が素子領域２０のチャネル濃度よりも高い場合には、ソース領域とドレイン領域とが接続されることとなり、カットオフ特性が著しく劣化すると考えられる。
以上のように、本実施形態によれば、ボロンの突き抜けを抑制することができるため、ＭＯＳトランジスタの劣化を抑制することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…半導体基板 ２０…素子領域 ３０…素子分離領域
３１…上部分 ３２…下部分 ３３…中間部分
４０…ＭＯＳトランジスタ ４１…ゲート絶縁層
４２…ゲート電極 ４２ａ…半導体層
４２ｂ…タングステン窒化物層 ４２ｃ…タングステン層
４３…ソース領域 ４４…ドレイン領域 ４５…絶縁層

Claims (11)

  1. 素子領域と、
    前記素子領域に隣接する素子分離領域と、
    前記素子領域の上面上に設けられたゲート絶縁層と、
    ボロン（Ｂ）を含有し且つ前記ゲート絶縁層上に設けられた部分を含む半導体層を含むゲート電極と、
    を備える半導体装置であって、
    前記素子分離領域は、その上面を含む上部分と、その下面を含む下部分とを含み、
    前記素子分離領域の上部分は、前記素子領域の前記素子分離領域の上部分に隣接する部分に圧縮応力を与える
    ことを特徴とする半導体装置。
  2. 前記素子分離領域は、フッ素（Ｆ）を含有する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記素子分離領域に含有されているフッ素（Ｆ）の濃度は、前記素子分離領域の上部分の方が前記素子分離領域の下部分よりも高い
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記素子分離領域の下部分は、前記素子領域の前記素子分離領域の下部分に隣接する部分に引張り応力を与える
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 素子領域と、
    前記素子領域に隣接する素子分離領域と、
    前記素子領域の上面上に設けられたゲート絶縁層と、
    ボロン（Ｂ）を含有し且つ前記ゲート絶縁層上に設けられた部分を含む半導体層を含むゲート電極と、
    を備える半導体装置であって、
    前記素子分離領域は、その上面を含む上部分と、その下面を含む下部分とを含み、
    前記素子分離領域はフッ素（Ｆ）を含有し、前記素子分離領域に含有されているフッ素（Ｆ）の濃度は、前記素子分離領域の上部分の方が前記素子分離領域の下部分よりも高い
    ことを特徴とする半導体装置。
  6. 前記素子分離領域の上部分は、前記素子分離領域の下部分よりも低いヤング率を有する
    ことを特徴とする請求項１又は５に記載の半導体装置。
  7. 前記半導体層は、前記素子分離領域の上面よりも高い上面を有する
    ことを特徴とする請求項１又は５に記載の半導体装置。
  8. 前記半導体層は、前記素子分離領域の上面上に設けられた部分をさらに含む
    ことを特徴とする請求項１又は５に記載の半導体装置。
  9. 前記素子分離領域の材料は、シリコン酸化物である
    ことを特徴とする請求項１又は５に記載の半導体装置。
  10. 前記素子領域の材料は、シリコンである
    ことを特徴とする請求項１又は５に記載の半導体装置。
  11. 前記半導体層の材料は、シリコンである
    ことを特徴とする請求項１又は５に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908327A (en) * 1988-05-02 1990-03-13 Texas Instruments, Incorporated Counter-doped transistor
US5902128A (en) * 1996-10-17 1999-05-11 Micron Technology, Inc. Process to improve the flow of oxide during field oxidation by fluorine doping
JP4270670B2 (ja) 1999-08-30 2009-06-03 株式会社東芝 半導体装置及び不揮発性半導体記憶装置の製造方法
US6281050B1 (en) 1999-03-15 2001-08-28 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device
JP4515951B2 (ja) * 2005-03-31 2010-08-04 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5103804B2 (ja) 2006-06-27 2012-12-19 日本電気株式会社 半導体装置およびその製造方法
JP2008028357A (ja) 2006-07-24 2008-02-07 Hynix Semiconductor Inc 半導体素子及びその製造方法
US7968960B2 (en) * 2006-08-18 2011-06-28 Micron Technology, Inc. Methods of forming strained semiconductor channels
US20080293194A1 (en) * 2007-05-24 2008-11-27 Neng-Kuo Chen Method of making a P-type metal-oxide semiconductor transistor and method of making a complementary metal-oxide semiconductor transistor
JP2010147394A (ja) 2008-12-22 2010-07-01 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8350253B1 (en) * 2010-01-29 2013-01-08 Xilinx, Inc. Integrated circuit with stress inserts

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