JP2011204859A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】しきい値電圧を制御しやすく、信頼性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、支持基板（Ｓｉ基板１）、絶縁層（埋め込み絶縁膜２）および、ＳＯＩ層（極薄Ｓｉ層３）が順に積層してなる基板と、極薄Ｓｉ層３上の少なくとも一部に設けられたトランジスタと、を備え、トランジスタの直下の極薄Ｓｉ層３が、空乏化しており、埋め込み絶縁膜２と極薄Ｓｉ層３との間の界面に、界面準位生成不純物が位置しており、界面の界面準位生成不純物の濃度は、埋め込み絶縁膜２中の界面準位生成不純物の濃度より高い。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

ＭＩＳＦＥＴにおいて、ＳＯＩ層が所定膜厚以下で、ゲート電直下のＳＯＩ層領域がすべて空乏（電荷を運ぶキャリアが存在していない領域のこと）化しているものを、完全空乏型ＭＩＳＦＥＴと呼ばれている。この完全空乏型ＭＩＳＦＥＴにおいて、しきい値電圧を制御する方法としては、一般にゲート電極の仕事関数を制御する手法が有効である。仕事関数を制御することで、フラットバンド電圧を調整できる。これにより、しきい値電圧が制御できる。このような技術は、通常のバルク基板上に形成したバルクＭＩＳＦＥＴの製造においても用いられている。

非特許文献１には、バルクＭＩＳＦＥＴの製造に関し、半導体基板へのイオン注入技術を行うことが記載されている。これにより、半導体中のフェルミ準位を調整して、しきい値電圧が制御できると記載されている。

他方、特許文献１や特許文献２には、メモリ素子の分野では、シリコン半導体層下に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（一般にＯＮＯと呼ばれる）からなる電荷保持膜を形成する方法が記載されている。この手法では、シリコン窒化膜が、電荷を保持するメモリ膜となる。このメモリ膜に、電子を注入して保持させる。これにより、シリコン半導体層内のフェルミ準位が変動し、しきい値電圧が変化することが記載されている。

また、特許文献３には、ＳＯＩ基板のＢＯＸ中に不純物を注入し固定電荷を形成することが記載されている。これにより、基板電圧が印加されたような状態を擬似的に形成し、しきい値電圧を制御することが記載されている。

特許第３４２４４２７号公報 特開２００４−０３９９６５号公報 特開２００５−３４７６０５号公報

エス・エム・ジー（Ｓ．Ｍ．Ｓｚｅ）著、「フィジックス オブ セミコンダクター デバイシズ（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ）」、（米国）、第２版、ｐ．３６２−４０３

特許文献１、特許文献２および特許文献３に記載の技術においては、ＢＯＸ膜中にホットキャリアがトラップされ、素子の特性が変動して、信頼性が低下することがあった。
すなわち、上記技術においては、ＳＯＩ基板中の埋め込み酸化膜（ＢＯＸ）中に、ＯＮＯ構造の電荷保持層または不純物に起因した固定電荷を形成する。これらの技術は、ＢＯＸ膜中の電荷により、しきい値電圧を制御する点で共通する。一般に、不純物による膜中の固定電荷には、キャリアをトラップする特性がある。また、ＯＮＯ構造にも、同様にキャリアを保持する特性がある。
このように、キャリアをトラップしやすい構造においては、素子動作中にトラップサイトへのホットキャリア注入が発生することがある。また、ホットキャリアが膜中深くに捕獲されると短時間ではデトラップすることができず、さらに蓄積していく。このため、上記技術においては、素子の特性が変動し信頼性が低下することがあった。

本発明によれば、
支持基板、絶縁層および、ＳＯＩ層が順に積層してなる基板と、
前記ＳＯＩ層上の少なくとも一部に設けられたトランジスタと、を備え、
前記トランジスタの直下の前記ＳＯＩ層が空乏化しており、
前記絶縁層と前記ＳＯＩ層との間の界面に、界面準位生成不純物が位置しており、
前記界面の前記界面準位生成不純物の濃度は、前記絶縁層中の前記界面準位生成不純物の濃度より高い、半導体装置が提供される。

本発明によれば、
支持基板、絶縁層および、ＳＯＩ層が順に積層してなる基板を用意する工程と、
前記絶縁層と前記ＳＯＩ層との間の界面に、界面準位生成不純物を導入する工程と、
前記ＳＯＩ層上の少なくとも一部にトランジスタを形成する工程と、を備え、
前記導入する工程は、前記界面中の前記界面準位生成不純物の濃度が、前記絶縁層中の前記界面準位生成不純物の濃度より高くなるようにする、半導体装置の製造方法が提供される。

本発明によれば、絶縁層とＳＯＩ層との間の界面に、界面準位生成不純物が位置している。この界面には、界面準位が生成されている。界面準位からの電気的な作用により、ＳＯＩ層の少数キャリア濃度や、フェルミ準位が調整できる。これにより、しきい値電圧を制御することができる。
一方、界面の界面準位生成不純物の濃度は、絶縁層中の濃度より高くなる。言い換えると、絶縁層中の界面準位生成不純物の濃度を、より低くすることができる。これにより、絶縁層中にホットキャリアがトラップされ、素子の特性が変動して信頼性が低下することを抑制することができる。

本発明によれば、しきい値電圧を制御しやすく、信頼性に優れた半導体装置およびその製造方法が提供される。

本実施の形態における半導体装置を模式的に示す断面図である。 本実施の形態における半導体装置の製造手順を示す工程断面図である。 本実施の形態における半導体装置の製造手順を示す工程断面図である。 本実施の形態における半導体装置の製造手順を示す工程断面図である。 本実施の形態における半導体装置の製造手順を示す工程断面図である。 本実施の形態における半導体装置の製造手順を示す工程断面図である。 本実施の形態における半導体装置の製造手順を示す工程断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、本実施の形態の半導体装置１００の断面図を模式的に示す。
本実施の形態の半導体装置１００は、支持基板（Ｓｉ基板１）、絶縁層（埋め込み絶縁膜２）および、ＳＯＩ層（極薄Ｓｉ層３）が順に積層してなる基板と、極薄Ｓｉ層３上の少なくとも一部に設けられたトランジスタと、を備え、トランジスタの直下の極薄Ｓｉ層３が、空乏化しており、埋め込み絶縁膜２と極薄Ｓｉ層３との間の界面に、界面準位生成不純物が位置しており、界面の界面準位生成不純物の濃度は、埋め込み絶縁膜２中の界面準位生成不純物の濃度より高い。
本実施の形態の半導体装置１００は、ＳＯＩ基板上にＭＩＳＦＥＴ（トランジスタ）を有する。この半導体装置１００は、同一基板上に、複数のしきい値電圧を有するｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを集積化した、完全空乏型半導体装置である。

半導体装置１００においては、極薄Ｓｉ層３と埋め込み絶縁膜２の界面に界面準位が形成されている。これにより、しきい値電圧を制御することができる。
すなわち、本実施の形態においては、この界面に、正もしくは負の電荷を持つ界面準位が所定の量形成されている。このため、界面準位からの電気的な作用により、極薄Ｓｉ層３中の少数キャリア濃度や、フェルミ準位が調整できる。これにより、ゲート電極との仕事関数差を調整して、しきい値電圧を制御することが可能となる。

（完全空乏型素子）
本実施の形態の完全空乏型素子においては、素子電圧のうち、ドレイン電流がゲート電極によって遮断されたＯＦＦ状態において、ゲート電極直下の半導体基板が全面的に空乏化した状態で動作する。完全空乏型素子においては、たとえば、ＳＯＩ層が３００ｎｍ以下、より好ましくは５０ｎｍ以下かつ、少なくともゲート電極直下のＳＯＩ層がすべて空乏化している。

（半導体基板）
本実施の形態の半導体基板としてはＳＯＩ基板を用いることができる。このＳＯＩ基板は、支持基板（Ｓｉ基板１）、絶縁層（埋め込み絶縁膜２）およびＳＯＩ層（極薄Ｓｉ層３）が順に積層してなる基板である。この極薄Ｓｉ層３は、全面的に空乏化している。また、絶縁層としては、シリコン酸化膜を用いる。

（極薄半導体の厚み）
本実施の形態においては、極薄Ｓｉ層３の膜厚は、特に制約はなく、いずれの膜厚であっても、完全空乏状態で動作する半導体装置１００において本実施の形態の効果が得られる。極薄Ｓｉ層３の膜厚としては、例えば、５ｎｍ以上、３００ｎｍ以下、より好ましくは１０ｎｍ以上、５０ｎｍ以下とすることができる。

（界面準位）
本実施の形態においては、ＳＯＩ基板の極薄Ｓｉ層３と埋め込み絶縁膜２との界面に、界面準位が生成される。この界面には、ドナー型やアクセプタ型以外の界面準位生成不純物が形成されている。この界面準位は、正または負に帯電している。界面準位が複数有る場合には、界面準位は、一方が、正または負に帯電し得る状態であれば、他方は、中性の状態であってもよい。

（不純物元素）
本実施の形態においては、界面準位を生成する不純物元素（界面準位生成不純物）として、窒素、フッ素、炭素、ゲルマニウム、塩素、硫黄、ハフニウム、ジルコニウムを用いることができる。これらは、一種または複数を併用してもよい。これらの界面準位生成不純物は、室温においてシリコン基板中で電気的に活性な、ドナー型やアクセプタ型のイオン種と異なる。すなわち、界面準位生成不純物は、通常、室温において、シリコン基板に対して電気的に不活性なイオン種である。

本実施の形態において、界面の界面準位生成不純物の濃度は、埋め込み絶縁膜２中の濃度より高い。すなわち、界面準位生成不純物の濃度プロファイルは、膜厚方向において界面から埋め込み絶縁膜２に向かって、徐々に低くなる。一方、界面準位生成不純物の濃度プロファイルは、膜厚方向において極薄Ｓｉ層３の主面から界面に向かって、徐々に高くなる。このように、界面準位生成不純物の濃度ピークは、埋め込み絶縁膜２中ではなく、界面または極薄Ｓｉ層３の界面近傍にある。

本実施の形態において、界面準位生成不純物のピーク濃度は、特に限定されないが、１Ｅ１５ｃｍ^−３〜５Ｅ１９ｃｍ^−３とすることができる(以下、「〜」は、特に明示しない限り、上限値と下限値を含むことを表す)。不純物濃度の測定方法としては、例えば、たとえばＳＩＭＳ分析を用いることができる。

また、本実施の形態において、界面における界面準位密度は、特に限定されないが、５Ｅ１０ｃｍ^−２〜１Ｅ１３ｃｍ^−２とすることができる。

また、図１に示すように、半導体装置１００には、４つのＦＥＴ領域として、ｎＦＥＴ低Ｖｔ領域４ａ、ｎＦＥＴ高Ｖｔ領域４ｂ、ｐＦＥＴ低Ｖｔ領域４ｃ、ｐＦＥＴ高Ｖｔ領域４ｄが形成されている。各領域には、４つの極薄Ｓｉ層が埋め込み絶縁膜２上に形成されている。それぞれの極薄Ｓｉ層３ａ〜３ｄの間の離間部には、層間絶縁膜９が形成されている。これらの極薄Ｓｉ層３ａ〜３ｄと埋め込み絶縁膜２との間には、界面準位生成不純物５ａ〜５ｄが形成されている（ただし、図１中の界面準位生成不純物５ａ〜５ｄは、説明のため、デフォルメして表されている）。各極薄Ｓｉ層３ａ〜３ｄ上にはゲート絶縁膜６が形成されている。このゲート絶縁膜６上には、それぞれｎ型ゲート電極７ｇまたはｐ型ゲート電極８ｇが形成されている。一方、ゲート絶縁膜６の両脇の各極薄Ｓｉ層３ａ〜３ｄ中には、ｎ型ソース領域７ｓおよびｎ型ドレイン領域７ｄまたは、ｐ型ソース領域８ｓおよびｐ型ドレイン領域８ｄが形成されている。これらのソースドレイン領域上には、コンタクト１０が形成されている。そして、トランジスタジスは、各極薄Ｓｉ層３ａ〜３ｄ、ソースドレイン領域、ゲート絶縁膜６、ゲート電極で構成されている。このトランジスタは、層間絶縁膜９中に埋め込むように形成されている。

また、各ＦＥＴ領域において、界面準位生成不純物の種類、濃度または界面準位密度等が異なっていてもよい。すなわち、本実施の形態においては、絶縁層（埋め込み絶縁膜２）上には、第１のＳＯＩ層（極薄Ｓｉ層３ａ）と第２のＳＯＩ層（極薄Ｓｉ層３ｄ）とが離間して設けられており、埋め込み絶縁膜２と極薄Ｓｉ層３ａとの間の第１の界面に、第１の界面準位生成不純物５ａが位置しており、埋め込み絶縁膜２と前記極薄Ｓｉ層３ｄとの間の第２の界面に、第２の界面準位生成不純物５ｄが位置しており、第１の界面準位生成不純物５ａは、第２の界面準位生成不純物５ｄと異なる材料であり得る。また、本実施の形態においては、第１の界面における第１の界面準位密度は、第２の界面における第２の界面準位密度と異なってもよい。また、本実施の形態においては、第１のＳＯＩ層（極薄Ｓｉ層３ａ）には、ｎ型不純物が形成されており、一方、第２のＳＯＩ層（極薄Ｓｉ層３ｄ）には、ｐ型不純物が形成されてもよい。第１の界面は、正に帯電しており、一方第２の界面は、負に帯電してもよい。

次に、本実施の形態の半導体装置１００の製造方法について説明する。
図２〜図７は、本実施の形態における半導体装置１００の製造手順の工程断面図を示す。
本実施の形態の半導体装置１００の製造方法は、支持基板（Ｓｉ基板１）、絶縁層（埋め込み絶縁膜２）および、ＳＯＩ層（極薄Ｓｉ層３）が順に積層してなる基板（ＳＯＩ基板１１）を用意する工程と、埋め込み絶縁膜２と極薄Ｓｉ層３との間の界面に、界面準位生成不純物を導入する工程と、極薄Ｓｉ層３上の少なくとも一部にトランジスタを形成する工程と、を備え、導入する工程は、界面中の界面準位生成不純物の濃度が、埋め込み絶縁膜２中の界面準位生成不純物の濃度より高くなるようにする。
この製造方法は、同一基板上に複数のしきい値電圧を持つ、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを集積化するプロセスに関する。

まず、図２に示すように、支持基板として半導体基板を用い、Ｓｉ基板１（半導体基板）と埋め込み絶縁膜２（絶縁層）と極薄Ｓｉ層３（ＳＯＩ層）とからなるＳＯＩ基板１１を準備する。埋め込み絶縁膜２としては、シリコン酸化膜を用いる。この極薄Ｓｉ層３は、完全に欠乏化している。この極薄Ｓｉ層３の膜厚は、例えば５０ｎｍとする。

続いて、図３に示すように、埋め込み絶縁膜２上の極薄Ｓｉ層３を複数のＳＯＩ層に離間する。第１の極薄Ｓｉ層３と第２の極薄Ｓｉ層３との間には、凹部（溝部）が形成される。この凹部の底部は、埋め込み絶縁膜２の表層に達する。本実施の形態のように、極薄Ｓｉ層３は、凹部（溝部）により空間的に離間させてもよいが、素子分離により物理的に離間させてもよい。すなわち、本工程には、一般的なメサ分離技術やＳＴＩ技術を用いることができる。本実施の形態では、メサ分離技術を使用した例を示す。

続いて、図４に示すように、極薄Ｓｉ層３ａ、３ｂ、３ｃ、３ｄに対して不純物を導入する。不純物を導入するには、例えば、イオン注入を用いることができる。このとき、同一基板上で、異なる種類の不純物を導入するため、各極薄Ｓｉ層３ａ〜ｄに対して、別々にイオン注入を行う。別々にイオン注入を行うには、例えば、リソグラフィー技術によるレジストマスクを利用することができる。

これにより、極薄Ｓｉ層３ａ、３ｂには、ｎ型不純物（ドナー型不純物）、極薄Ｓｉ層３ｃ、３ｄには、ｐ型不純物（アクセプタ）を導入できる。不純物として、ドナー型はヒ素、アクセプタ型はボロンを用いる。また、不純物濃度は、完全空乏動作できる範囲の低濃度であれば、特に限定されない。例えば、極薄Ｓｉ層３の厚みが５０ｎｍ程度の場合、不純物濃度は、５Ｅ１７ｃｍ^−３以下とする。本実施の形態では、各極薄Ｓｉ層３中のドナー型及びアクセプタ型の不純物濃度は、５Ｅ１６ｃｍ^−３とする。なお、これらの不純物のイオン注入は、接合リーク電流の軽減のため実施する方が好ましい。

この後、熱処理により不純物を活性化させる。この熱処理の条件としては、特に限定されないが、例えば１０００℃で１分とする。

続いて、図５に示すように、不純物を極薄Ｓｉ層３（３ａ〜３ｄ）と埋め込み絶縁膜２の界面近傍、または埋め込み絶縁膜２中に、界面準位生成不純物５ａ〜５ｄを導入する。導入には、例えば、イオン注入を用いることができる。この後、熱処理を行う。
ここで、イオン注入の条件として、不純物元素およびドーズ量の一例を示す。
ｎＦＥＴ低Ｖｔ領域４ａには、窒素を８Ｅ１４ｃｍ^−２、
ｎＦＥＴ高Ｖｔ領域４ｂには、窒素を１Ｅ１４ｃｍ^−２、
ｐＦＥＴ低Ｖｔ領域４ｃには、フッ素を８Ｅ１４ｃｍ^−２、
ｐＦＥＴ高Ｖｔ領域４ｄには、フッ素を１Ｅ１４ｃｍ^−２とする。
イオン注入のドーズ量の下限値は、１Ｅ１４ｃｍ^−２以上であり、ドーズ量の上限値は、特に限定されない。ドーズ量の下限値を１Ｅ１４ｃｍ^−２以上とすることにより、しきい値電圧への制御性が向上する。イオン注入は、リソグラフィー技術によるレジストマスクを利用し、各領域に対し別々に注入する。熱処理においては、温度は８００℃以上が好ましい。本実施の形態では、熱処理の条件としては、例えば１０００℃で１分とする。

本実施の形態では、イオン注入を用いることにより、界面に、界面準位生成不純物の濃度ピークを形成できる。このため、界面の界面準位生成不純物の濃度は、埋め込み絶縁膜２中の濃度より高くなる。本実施の形態において、界面準位生成不純物のピーク濃度は、特に限定されないが、１Ｅ１５ｃｍ^−３〜５Ｅ１９ｃｍ^−３とすることができる。

熱処理後、ｎＦＥＴ低Ｖｔ領域４ａ、ｎＦＥＴ高Ｖｔ領域４ｂ、ｐＦＥＴ低Ｖｔ領域４ｃ、ｐＦＥＴ高Ｖｔ領域４ｃに、それぞれ正に帯電し高密度、正に帯電し低密度、負に帯電し高密度、負に帯電し低密度な界面準位が形成される。界面準位の量は、しきい値電圧制御用の不純物を多く注入した方が高密度となる。これにより、しきい値電圧をより低くすることができる。

この後の工程は、通常のシリコン集積回路の製造方法と同様であり、簡略化して説明する。
図６に示すように、極薄Ｓｉ層３ａ〜３ｄ上に、シリコン酸窒化膜のゲート絶縁膜６と多結晶シリコン膜を順に形成する。そして、リソグラフィー技術とドライエッチング技術を用いて、ゲート電極を加工する。イオン注入技術を用いて、ゲート電極およびゲート電極の両脇の極薄Ｓｉ層３ａ〜３ｄ中に、不純物を自己整合的に導入する、次いで、１０５０℃のスパイクアニール処理により不純物を活性化する。これにより、ｎ型ゲート電極７ｇおよびｐ型ゲート電極８ｇが形成される。また、これらのゲート電極の両脇の極薄Ｓｉ層中に、それぞれ、ｎ型ソース領域７ｓおよびｎ型ドレイン領域７ｄまたは、ｐ型ソース領域８ｓおよびｐ型ドレイン領域８ｄが形成される。ゲート電極及びソース領域・ドレイン領域に導入する不純物は、ｎＦＥＴ低Ｖｔ領域４ａとｎＦＥＴ高Ｖｔ領域４ｂにはドナー形のヒ素やリン、ｐＦＥＴ低Ｖｔ領域４ｃとｐＦＥＴ高Ｖｔ領域４ｄにはアクセプタ型のボロンを用いる。
なお、ゲート絶縁膜は、シリコン酸窒化膜以外でもよく、例えばＨｉｇｈ−ｋ膜でもよい。また、ゲート電極は、多結晶シリコン以外でもよく、例えば、メタルゲート電極でもよい。

続いて、図７に示すように、基板上の全面に層間絶縁膜９を形成する。ゲート電極・ソース領域・ドレイン領域上に、リソグラフィー技術とドライエッチング技術を用いて、コンタクト１０を形成する。コンタクトに金属を埋め込み配線することで完成となる。なお、ゲート電極へのコンタクトと配線の図示は省略する。また、メサ分離における素子領域の側壁膜や、エクステンション層やゲート側壁のサイドウォール膜、ゲート電極・ソース・ドレイン領域のシリサイド層の形成といった通常の微細シリコン集積回路の製造で用いられる工程の説明および図も省略している。
以上のようにして、本実施の形態の半導体装置１００が得られる。

次に、本実施の形態の作用効果について説明する。
本実施の形態においては、埋め込み絶縁膜２と極薄Ｓｉ層３ａ〜３ｄとの界面にしきい値電圧制御用不純物（界面準位生成不純物）が形成されている。この界面には、それぞれ正及び負に帯電した界面準位が生成されている。界面準位からの電気的な作用により、極薄Ｓｉ層３ａ〜３ｄ中の少数キャリア濃度や、フェルミ準位が調整できる。これにより、ゲート電極との仕事関数差を調整でき、しきい値電圧を制御することが可能となる。

界面準位は、極薄Ｓｉ層３とゲート絶縁膜６の界面ではなく、埋め込み絶縁膜２との界面に形成されている。これにより、ドレイン電流の元であり、ゲート絶縁膜６に沿って形成されるチャネルの移動度はほとんど劣化しない。これにより、しきい値電圧の制御が可能となる。

このように、本実施の形態においては、ゲート絶縁膜の信頼性を劣化させることなく、しきい値電圧の制御性を高めた半導体装置１００が得られる。

また、本実施の形態においては、界面の界面準位生成不純物の濃度は、絶縁層（埋め込み絶縁膜２）中の界面準位生成不純物の濃度より高くなる。言い換えると、絶縁層（埋め込み絶縁膜２）中の界面準位生成不純物の濃度は、界面の濃度より低くすることができる。これにより、埋め込み絶縁膜２にホットキャリアがトラップされ、素子の特性が変動して信頼性が低下することを抑制することができる。

また、埋め込み絶縁膜中に電荷を形成するのではく、極薄Ｓｉ結晶と埋め込み絶縁膜との界面だけに界面準位を形成することで、電荷トラップに起因するホットキャリア信頼性が向上する。界面準位といえども広義にはトラップサイトのように振舞うことが知られているが、膜中とは違い、電荷保持の時定数が非常に短いため、トラップとデトラップがゲート入力信号に追従することができる。このため、素子動作が変動するほどの影響を受けない。

さらに、本実施の形態においては、しきい値電圧制御用不純物のドーズ量に応じて、しきい値電圧の制御が可能である。このため、同一基板上にドーズ量が異なる素子を形成することで、複数のしきい値電圧を有する完全空乏型ＭＩＳＦＥＴを同一基板上に集積化することができる。

なお、しきい値電圧制御用の不純物（界面準位生成不純物）の組み合わせとして、本実施の形態とは逆にｎ型ＭＩＳＦＥＴを製造する領域にフッ素、ｐ型ＭＩＳＦＥＴを製造する領域に窒素を組み合わせることも可能である。この場合、生成した界面準位はしきい値電圧を高める方向に作用する。また、窒素やフッ素以外の界面準位生成不純物を用いても、本実施の形態と同様の効果が得られる。

本実施の形態では、複数のしきい値電圧を持つＭＩＳＦＥＴを集積化する製造方法について述べたが、単一の複数のしきい値電圧を持つ単体のトランジスタも製造可能である。

本実施の形態により、完全空乏型の素子動作を阻害することなく、複数のしきい値電圧をもつ完全空乏型ＭＩＳＦＥＴが製造可能となり、高性能な微細集積回路が実現可能となる。

非特許文献１に記載の技術のおいては、しきい値電圧を制御するために、半導体基板にドナー型やアクセプタ型の不純物をイオン注入する技術は、バルクＭＩＳＦＥＴでは有効な技術といえる。しかしながら、この技術を完全空乏型ＭＩＳＦＥＴに適用し得たとしても、不純物が注入される半導体基板が極めて薄いため、しきい値電圧の変動量には限りがある。このため、十分な効果が得られないことがあった。また、不純物の注入量を増加しすぎると、空乏層幅が縮小されることから完全空乏状態での素子動作が出来なくなることがある。すなわち、完全空乏型状態ではなく、チャネルの一部が空乏化した部分空乏型状態となる。これにより、サブスレショルド特性が劣化することがある。

これに対して、本実施の形態では、極薄Ｓｉ層３と埋め込み絶縁膜２の界面に、ドナー型やアクセプタ型の不純物ではなく、界面準位生成不純物により、界面準位を形成することができる。この界面準位は、正もしくは負に帯電する。一方、空乏層幅が縮小されることが抑制され得る。これにより、界面準位生成不純物の濃度を増やしても、完全空乏状態を維持しつつ、しきい値電圧の調整が可能となる。
また、本実施の形態の半導体装置１００は、完全空乏型素子とすることができる。この完全空乏型素子においては、電界効果トランジスタの動作として、サブスレショルドスウィングが改善する。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１ Ｓｉ基板
２ 埋め込み絶縁膜
３ 極薄Ｓｉ層
３ａ 極薄Ｓｉ層
３ｂ 極薄Ｓｉ層
３ｃ 極薄Ｓｉ層
３ｄ 極薄Ｓｉ層
４ａ ｎＦＥＴ低Ｖｔ領域
４ｂ ｎＦＥＴ高Ｖｔ領域
４ｃ ｐＦＥＴ低Ｖｔ領域
４ｄ ｐＦＥＴ高Ｖｔ領域
５ａ 界面準位生成不純物
５ｂ 界面準位生成不純物
５ｃ 界面準位生成不純物
５ｄ 界面準位生成不純物
６ ゲート絶縁膜
７ｓ ｎ型ソース領域
７ｄ ｎ型ドレイン領域
７ｇ ｎ型ゲート電極
８ｓ ｐ型ソース領域
８ｄ ｐ型ドレイン領域
８ｇ ｐ型ゲート電極
９ 層間絶縁膜
１０ コンタクト
１１ ＳＯＩ基板
１００ 半導体装置

Claims (9)

1. 支持基板、絶縁層および、ＳＯＩ層が順に積層してなる基板と、
   前記ＳＯＩ層上の少なくとも一部に設けられたトランジスタと、を備え、
   前記トランジスタの直下の前記ＳＯＩ層が空乏化しており、
   前記絶縁層と前記ＳＯＩ層との間の界面に、界面準位生成不純物が位置しており、
   前記界面の前記界面準位生成不純物の濃度は、前記絶縁層中の前記界面準位生成不純物の濃度より高い、半導体装置。
2. 前記界面準位生成不純物が、窒素、フッ素、炭素、ゲルマニウム、塩素、硫黄、ハフニウム、ジルコニウムからなる群から選択される少なくとも一種を含む、請求項１に記載の半導体装置。
3. 前記絶縁層上には、第１のＳＯＩ層と第２のＳＯＩ層とが離間して設けられており、
   前記絶縁層と前記第１のＳＯＩ層との間の第１の界面に、第１の界面準位生成不純物が位置しており、
   前記絶縁層と前記第２のＳＯＩ層との間の第２の界面に、第２の界面準位生成不純物が位置しており、
   前記第１の界面準位生成不純物は、前記第２の界面準位生成不純物と異なる材料である、請求項１または２に記載の半導体装置。
4. 前記第１の界面における第１の界面準位密度は、前記第２の界面における第２の界面準位密度と異なる、請求項３に記載の半導体装置。
5. 前記第１のＳＯＩ層には、ｎ型不純物が形成されており、一方、前記第２のＳＯＩ層には、ｐ型不純物が形成されている、請求項３または４に記載の半導体装置。
6. 前記第１の界面は、正に帯電しており、一方前記第２の界面は、負に帯電している、請求項３から５のいずれか１項に記載の半導体装置。
7. 前記ＳＯＩ層の膜厚は、３００ｎｍ以下である、請求項１から６のいずれか１項に記載の半導体装置。
8. 支持基板、絶縁層および、ＳＯＩ層が順に積層してなる基板を用意する工程と、
   前記絶縁層と前記ＳＯＩ層との間の界面に、界面準位生成不純物を導入する工程と、
   前記ＳＯＩ層上の少なくとも一部にトランジスタを形成する工程と、を備え、
   前記導入する工程は、前記界面中の前記界面準位生成不純物の濃度が、前記絶縁層中の前記界面準位生成不純物の濃度より高くなるようにする、半導体装置の製造方法。
9. 前記界面準位生成不純物が、窒素、フッ素、炭素、ゲルマニウム、塩素、硫黄、ハフニウム、ジルコニウムからなる群から選択される少なくとも一種を含む、請求項８に記載の半導体装置の製造方法。

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