CN107425057B - 包括在衬底中设有栅极电极区的晶体管的半导体结构及其形成方法 - Google Patents

包括在衬底中设有栅极电极区的晶体管的半导体结构及其形成方法 Download PDF

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Abstract

本发明涉及包括在衬底中设有栅极电极区的晶体管的半导体结构及其形成方法，该半导体结构包括主体半导体衬底、位在该衬底上方的电气绝缘层、位在该电气绝缘层上方的主动半导体材料层、以及晶体管。该晶体管包括主动区、栅极电极区、以及隔离接面区。该主动区设于主动半导体材料层中，并且包括源极区、沟道区与漏极区。该栅极电极区设于该主体半导体衬底中，并且具有第一掺杂类型。该隔离接面区形成于该主体半导体衬底中，并且具有与该第一掺杂类型相反的第二掺杂类型。该隔离接面区使该栅极电极区、与具有该第一掺杂类型的该栅极电极区除外的该主体半导体衬底的一部分分开。

Description

包括在衬底中设有栅极电极区的晶体管的半导体结构及其形 成方法
技术领域
大体上，本发明关于集成电路及其形成方法，并且更尤指包括核心装置晶体管、及/或可比核心装置晶体管以更高电压操作的晶体管除外的场效应晶体管的集成电路。
背景技术
集成电路包括大量电路组件，其尤其包括场效应晶体管。场效应晶体管中提供栅极电极，该栅极电极可通过在栅极电极与沟道区之间提供电气绝缘的栅极绝缘层而与沟道区分开。与沟道区相邻处，可形成与该沟道区采不同掺杂的源极区和漏极区。
可根据上覆半导体绝缘体(SOI)技术来形成包括场效应晶体管的集成电路，其中晶体管的源极、沟道与漏极区是在通过电气绝缘层与支撑衬底分开的较薄半导体层中形成，该支撑衬底可以是一种半导体衬底，例如硅晶圆或晶粒，该电气绝缘层可以是二氧化硅层。SOI技术可具有与其相关联的一些优点，其包括相比于具有相同效能的主体半导体集成电路，SOI集成电路的功率消耗降低。此外，在称为完全耗尽上覆半导体绝缘体(FDSOI)技术的SOI技术的一些实施例中，可调整半导体层(其中形成晶体管的源极、沟道与漏极区)而使得操作晶体管时可使晶体管的沟道区出现完全耗尽。因此，可改善晶体管的沟道区的静电控制，可降低随机掺杂扰动的效应，还可降低晶体管的漏电流。
SOI技术可容许电气绝缘层下面支撑衬底中的经掺杂背栅极区使支撑衬底与晶体管的源极、沟道和漏极区的半导体材料分开。设于晶体管下面的背栅极区中的掺杂类型及掺质浓度可对晶体管的阈值电压造成影响，需要对晶体管的栅极电极施加阈值电压，才能使晶体管断开状态(其中晶体管仅具有小导电率)与导通状态(其中晶体管具有较高导电率)之间进行切换。另外，可通过对背栅极区施加偏压来影响晶体管的阈值电压。
场效应晶体管的阈值电压可有关于流经处于断开状态的晶体管的漏电流。一般而言，阈值电压降低与漏电流增加相关联，反之亦然。降低集成电路中场效应晶体管的阈值电压可有助于提升逻辑栅(其中提供晶体管)的操作速度，而降低漏电流可有助于降低功率消耗。
在举例如22nm及以下技术节点等先进技术节点中，完全耗尽上覆半导体绝缘体技术可与经掺杂背栅极区搭配使用。因此，可提供核心装置晶体管的不同变体，包括超低阈值电压(SLVT)核心装置晶体管、低阈值电压(LVT)核心装置晶体管、正常阈值电压(RVT)核心装置晶体管及高阈值电压(HVT)核心装置晶体管。可就P沟道晶体管及N沟道晶体管提供核心装置晶体管的这些变体的每一个。再者，可提供输入/输出晶体管的不同变体，其可包括超低阈值电压输入/输出晶体管及低阈值电压输入/输出晶体管。
就一些应用而言，可希望在集成电路中提供核心装置晶体管与输入/输出晶体管除外的场效应晶体管类型，其中运用完全耗尽上覆半导体绝缘体。此类其它类场效应晶体管可包括经调整而以约10V或更大的较高电压在其栅极电极与其源极/漏极电极之间操作的晶体管。就一些应用而言可能理想的其他场效应晶体管类型包括耗尽型晶体管，于其栅极电极施加大规模电位(mass potential)时，耗尽型晶体管处于其导通状态，与增强型晶体管截然不同，于其栅极电极施加大规模电位时，增强型晶体管处于其断开状态。耗尽型晶体管可在汽车应用中、及位于电荷泵的长度调节器中使用。电荷泵可设于完全耗尽上覆半导体绝缘体集成电路中，用以就逻辑电路部分产生背栅极电压。
鉴于以上考虑，本发明提供可容许形成耗尽型晶体管的技术、以及可在集成电路(其中可运用完全耗尽上覆半导体绝缘体技术)中以较高电压操作的晶体管。特别的是，在一些具体实施例中，本发明可提供用于形成此类晶体管的技巧，其中可将亦用于在完全耗尽上覆半导体绝缘体集成电路中形成其它装置的程序与掩模层运用于形成耗尽型晶体管及/或更高电压晶体管。
发明内容
以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述。用意不在于指认本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。
本文中揭示的一种说明性半导体结构，包括半导体衬底、位在该衬底上方的电气绝缘层、位在该电气绝缘层上方的半导体材料层、以及晶体管。该晶体管包括主动区及栅极电极区。该主动区设于半导体材料层中，并且包括源极区、沟道区与漏极区。该栅极电极区设于该衬底中，并且具有第一掺杂类型。该栅极电极区的至少一部分直接配置于该沟道区下面的该电气绝缘层的一部分下面。该晶体管不包括该栅极电极区除外的栅极电极。本文中揭示的另一说明性半导体结构包括半导体衬底、位在该衬底上方的电气绝缘层、位在该电气绝缘层上方的半导体材料层、以及晶体管。该晶体管包括主动区、栅极电极区、隔离接面区、以及层间介电质。该主动区设于半导体材料层中，并且包括源极区、沟道区与漏极区。该栅极电极区设于该衬底中，并且具有第一掺杂类型。该栅极电极区的至少一部分直接配置于该沟道区下面的该电气绝缘层的一部分下面。该隔离接面区形成于该衬底中，并且具有与该第一掺杂类型相反的第二掺杂类型。该隔离接面区使该栅极电极区、与具有该第一掺杂类型的该栅极电极区除外的该衬底的一部分分开。层间介电质设于该半导体材料层与该衬底对立的一侧上的该沟道区上方。
本文揭示的描述性方法包括提供半导体结构。该半导体结构包括衬底、位在该衬底上方的电气绝缘层、位在该电气绝缘层上方的半导体材料层。形成第一晶体管。该第一晶体管的形成包括在该衬底中形成栅极电极区。该栅极电极区具有第一掺杂类型。该栅极电极区的至少一部分直接配置于该电气绝缘层下面。该第一晶体管的形成包括在该半导体材料层中形成该第一晶体管的主动区。该第一晶体管的主动区包括该第一晶体管的源极区、沟道区与漏极区。该第一晶体管的至少该沟道区设于直接配置于该电气绝缘层下面的栅极电极区的至少一部分上面。该半导体材料层与该衬底对立的一侧上未形成该第一晶体管的栅极电极。
附图说明
本发明可搭配附图参照以下说明来了解，其中相同的附图标记表示相似的组件，并且其中：
图1a根据一具体实施例，展示半导体结构的一部分的示意性截面图，其中提供晶体管；
图1b展示图1a所示半导体结构的该部分的示意性俯视图；
图2a至6c根据一具体实施例，展示图1a至1b所示半导体结构的部分在半导体结构制造方法的阶段中的示意性截面图；以及
图7展示该半导体结构的一部分的示意性截面图，其中提供另一晶体管。
尽管本文所揭示的专利标的易受各种修改和替代形式所影响，其特定具体实施例仍已通过图式中的实施例予以表示并且在本文中予以详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如随附权利要求书所界定，用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。
具体实施方式
下面说明本发明的各项说明性具体实施例。为了澄清，本说明书中并未说明实际实作态样的所有特征。当然，将会领会旳是，在开发任何此实际具体实施例时，必须做出许多实作态样特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样不同而变。此外，将了解的是，此一开发努力可能复杂且耗时，虽然如此，仍会是受益于本发明的所属领域技术人员的例行工作。
本发明现将参照附图来说明。各种结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因所属领域技术人员众所周知的细节而混淆本发明。虽然如此，仍将附图包括进来以说明并阐释本发明的说明性实施例。本文中使用的字组及词组应了解并诠释为与所属领域技术人员了解的字组及词组具有一致的意义。与所属领域技术人员了解的通常或惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于通过本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于所属领域技术人员了解的意义，此一特殊定义应会按照为此词汇或词组直接且不含糊地提供此特殊定义的定义方式，在本说明书中明确提出。
在本文中揭示的具体实施例中，各种核心装置晶体管(尤其是逻辑晶体管)可设于集成电路中，其根据完全耗尽上覆半导体绝缘体(FDSOI)技术所形成，例如根据22nm技术节点的FDSOI技术。核心装置晶体管可包括超低阈值电压(SLVT)、低阈值电压(LVT)、正常阈值电压(RVT)及高阈值电压(HVT)N沟道与P沟道晶体管。这些晶体管可包括主栅极与背栅极，其可用于对晶体管的沟道进行阈值电压控制。背栅极可用于在零偏、正偏或反偏模式下操作晶体管群组，端视晶体管是否希望高速操作或低漏电流而定。再者，可提供主体接触部以容许连接至上覆半导体绝缘体结构的支撑衬底的材料，其可为P掺杂。
本发明提供附加晶体管类型，其在一些具体实施例中，除了可设于上述核心装置晶体管中，也可设于集成电路中，而且其可透过形成设于集成电路中的核心装置晶体管与扩散电阻器时所运用的程序步骤来形成。有别于核心装置晶体管，附加晶体管类型不需要包括形成于上覆半导体绝缘体结构的半导体材料层中与电气绝缘层及支撑衬底对立的一侧上的主栅极。取而代之的是，附加晶体管类型的沟道的导电率可通过设于上覆半导体绝缘体结构的支撑衬底中的栅极电极区来控制，而且其可形成于具有主栅极的核心装置晶体管的背栅极区在形成时所运用的程序步骤中。
在一些具体实施例中，附加晶体管类型可提供耗尽型晶体管，该等耗尽型晶体管在对其栅极电极区施加大规模电位时处于导电性导通状态。另外及/或替代地，可运用附加晶体管类型来提供可比核心装置晶体管及/或输入/输出晶体管以更高电压操作的晶体管，举例而言，以介于其栅极电极区与其源极及/或漏极区之间约10V或更大的电压差操作。附加晶体管类型的晶体管可包括N沟道晶体管及P沟道晶体管。.
在下文中，主要说明的是包括耗尽型N沟道晶体管的具体实施例，然而，其中要理解的是，本发明并不受限于耗尽型晶体管，也不受限于N沟道晶体管。在其它具体实施例中，可形成耗尽型P沟道晶体管及/或更高电压增强型晶体管。
如本文中揭示的耗尽型N沟道晶体管可包括可在上覆半导体绝缘体结构的P掺杂支撑衬底中以P掺杂井区的形式提供的栅极电极区，该P掺杂支撑衬底通过隔离接面区与周围P掺杂支撑衬底实体隔离。隔离接面区可以是可具有盆状的N掺杂井区。
隔离接面区可在耗尽型N沟道晶体管的沟道包围栅极电极区的一部分(其提供耗尽型N沟道晶体管的栅极)、以及该栅极电极区的一部分(于此处形成对栅极电极区提供电连接的栅极电极接触区)。隔离接面区的底端可通过深N型井植入物来形成，并且可连接至像围篱一样将栅极电极区包围的N掺杂侧壁井区。侧壁井区可通过与深N型井不同的离子布植来形成。隔离接面区可使耗尽型N沟道晶体管与其周围电绝缘。
在核心装置的完全耗尽上覆半导体绝缘体处理中，栅极堆叠与侧壁间隔物可在半导体材料薄层顶端形成，例如硅层。硅层可以是输入晶圆材料的部分，也可将其薄化至其所欲厚度。在形成N沟道场效应晶体管时，可通过磊晶生长程序在接触区上生长N掺杂硅。如此，得以形成隆起的源极与漏极区。在核心装置晶体管中，隆起源极/漏极区的区域可对应于晶体管的主动区中未遭由磊晶阻隔掩模包覆的区域，但遭由栅极堆叠与侧壁间隔物包覆的区域除外。因此，在核心装置晶体管的磊晶生长程序期间，以及在后续硅化物处理(例如硅化镍处理)期间，其中硅化物是在隆起的源极与漏极区形成，晶体管的沟道中的硅受栅极堆叠及其间隔物保护。
在耗尽型N沟道晶体管的情况下，可将实施N沟道核心装置晶体管时使用的相同硅层用于形成沟道。与核心装置晶体管不同的是，可能必须保护介于接触部之间的区域免受磊晶生长(其中沉积N掺杂硅)及硅化程序影响。否则，未遭由侧接有侧壁间隔物的栅极堆叠所包覆的耗尽型N沟道晶体管的沟道可能会被高传导硅化物层所包覆，这可能防碍任何晶体管行为的建立。耗尽型N沟道晶体管的沟道区在磊晶生长N掺杂硅期间的保护可通过磊晶阻隔掩模来提供，其可通过图型化氮化物层来形成。亦可运用磊晶阻隔掩模在磊晶生长N掺杂硅期间保护P沟道核心装置晶体管。
为了避免耗尽型N沟道晶体管的沟道出现硅化，可运用硅化物阻隔掩模，其亦可在形成N掺杂扩散电阻器时使用。遭由硅化物阻隔掩模所包覆的区域界定半导体结构受保护免于硅化程序影响的区域。
耗尽型N沟道晶体管的阈值电压可取决于其沟道区的掺杂，该沟道区主要可包括本质硅，其具有从隆起的源极与漏极区接收的侧边掺杂。由于硅层的厚度较低，所以掺杂植入物对于阈值电压控制可能较为无效。通过掺杂栅极电极区，可对阈值电压产生更大影响。栅极电极区的掺杂亦可使用预栅极植入物(pre-gate implants)来改质(modified)，亦可运用该预栅极植入物将超低阈值电压核心装置晶体管转换成低阈值电压核心装置晶体管。
在耗尽型N沟道晶体管中，控制沟道的导电率只需使用栅极电极区。有别于核心装置晶体管，沟道的顶端不需要提供附加栅极。取决于对栅极电极区施加的电压，可使耗尽型N沟道晶体管的沟道中呈现电荷载子耗尽。若对栅极电极区施加大规模电位(0V)，则耗尽型N沟道晶体管可处于其导电性导通状态，其中其具有由沟道中的负电荷载子密度所界定的较低电阻。沟道的电阻可通过将施加至栅极电极区的电压提升到高于0V来进一步降低。施加至栅极电极区的若是负电压，则可将负性多数电荷载子移离沟道。因此，沟道可呈现耗尽，而且沟道电阻率可增加。
为了使耗尽型N沟道晶体管的沟道呈现耗尽，可能需要比包括核心装置晶体管的周围电路系统中使用的最低电位显着更低的栅极电压。因此，耗尽型N沟道晶体管与其周围的电隔离可通过隔离接面区来提供。为了防止高漏电流流经介于隔离接面区与栅极电极区之间的PN过渡物、及介于隔离接面区与衬底在隔离接面区外侧的一部分之间的PN过渡物，在隔离接面区施加的电位可总是保持比栅极电极区、及衬底的主体处的电位显着更高，例如高约0.7V或更大的电位。在一些具体实施例中，在隔离接面区施加的电压可约为+4V。在此类具体实施例中，于耗尽型N沟道晶体管的栅极电极区施加的电压可在自约-3V至约+3V的范围内改变。源极与漏极操作电压范围可通过上覆半导体绝缘体结构的电气绝缘层的厚度来判定。在一些具体实施例中，电气绝缘层可具有约20nm的厚度，其可在栅极与源极和漏极区之间容许约10V或更大的最大电压。然而，在一些实作态样中，可在源极区与漏极区之间施加约0.8V的较小电压。
在其它具体实施例中，可提供P沟道晶体管，其可以是对其栅极电极区施加大规模电位时处于导电性导通状态的耗尽型晶体管、或可比核心装置晶体管及/或输入/输出晶体管以更高电压操作的晶体管。在一些具体实施例中，可提供不具有如上述盆状隔离接面区的P沟道晶体管。在此类具体实施例中，可提供N掺杂栅极电极区，其中栅极电极区与所具掺杂以衬底的底座掺杂为依据的P掺杂主体区之间有PN过渡物。PN过渡物可在对栅极电极区施加正电压时提供栅极电极区的绝缘。
图1a根据本文中揭示的一说明性具体实施例，展示半导体结构100的示意性截面图。图1b中展示半导体结构100的示意性俯视图。为求清楚绘示，图1a及1b中使用某一程度的简化。举例而言，在图1a中，所示隔离接面接触区117、隔离接面接触部128、132、主体接触区120及主体接触部133的截面正如可在图1b的示意性俯视图中看出，可在有别于图1a所示其它组件的平面中提供，如图1b所示。再者，于图1b中，已省略硅化物区134、层间介电质125、136及导电线137至142，以免混淆半导体结构100下面的组件。
半导体结构100可包括主体半导体衬底101，其可以是由举例如硅的半导体材料所构成的晶圆或晶粒。主体半导体衬底101上方可提供可由举例如二氧化硅的电气绝缘材料所构成的电气绝缘层102、及主动半导体材料层103，例如：硅层。主体半导体衬底101、电气绝缘层102及主动半导体材料层103可提供上覆半导体绝缘体(SOI)结构，其中晶体管的主动区可在主动半导体材料层103中形成，主体半导体衬底101提供SOI结构的支撑衬底，并且电气绝缘层102可在主动半导体材料层103与主体半导体衬底101下面部分之间提供电隔离。
在一些具体实施例中，电气绝缘层102可具有范围自约10nm至30nm的厚度，例如约20nm的厚度，并且主动半导体材料层103可具有范围自约5nm至10nm的厚度，以使得操作晶体管时，可使主动半导体材料层103中形成的晶体管的沟道区呈现完全耗尽。因此，衬底101、电气绝缘层102及主动半导体材料层103提供完全耗尽上覆半导体绝缘体(FDSOI)结构。
半导体结构100可包括晶体管104。在一些具体实施例中，晶体管104可以是耗尽型N沟道晶体管。如下文将会参照图2a至6c详述者，半导体结构100的其它部分中可提供进一步电路组件，其可包括下文参照图2b、3b、4b、5b及6b将有更详细说明的核心装置晶体管、及下文参照图2c、3c、4c、5c及6c将有更详细说明的扩散电阻器。
晶体管104可包括设于主动半导体材料层103中的主动区105。主动区105可包括源极区106、漏极区108、及介于源极区106与漏极区108之间的沟道区107。在一些具体实施例中，晶体管104可以是N沟道晶体管，而源极区106与漏极区108可为N掺杂。沟道区107可实质未经掺杂，或可具有可通过使N型掺质从源极区106与漏极区108扩散到沟道区107所造成的少量N型掺杂。然而，沟道区107中的掺质浓度典型为实质低于源极区106与漏极区108中的掺质浓度。源极区106上方可提供隆起源极区123，而漏极区108上方可提供隆起漏极区124。隆起源极区123与漏极区124可经受掺杂，隆起源极区123与隆起漏极区124的掺杂类型对应于源极区106与漏极区108的掺杂类型。特别的是，在晶体管104为N沟道晶体管的具体实施例中，隆起源极区123与隆起漏极区124可为N掺杂。
晶体管104可更包括栅极电极区109。栅极电极区109可设于衬底101的半导体材料中。栅极电极区109的一部分可提供晶体管104的栅极电极，并且可配置于主动半导体材料层103中设有晶体管104的主动区105的部分下面，具体而言为沟道区。栅极电极区109中提供晶体管104的栅极电极的部分可通过电气绝缘层102的一部分而与主动区105分开，电气绝缘层102提供晶体管104的栅极绝缘层。可在栅极电极区109的另一部分提供栅极接触区114。栅极接触区114与主动区105可通过沟槽隔离结构135来分开。栅极电极区109的深度可大于沟槽隔离结构135的深度，以使得栅极电极区109有一部分位于沟槽隔离结构135下面，其可在栅极电极接触区114与栅极电极区109位于主动区105下面的部分之间提供电连接。栅极电极区109与栅极电极接触区114可具有第一掺杂类型。在一些具体实施例中，栅极电极区109与栅极电极接触区114可为P掺杂。栅极电极接触区114中的掺质浓度可大于栅极电极区109的其它部分中的掺质浓度，尤其是大于栅极电极区109位于沟道区107下面的部分的掺质浓度。
晶体管104不需要包括栅极电极区109位于沟道区107下面的部分除外的栅极电极。因此，沟道区107与栅极电极区109对立的侧上的沟道区107上方可提供层间介电质125。供视需要地，一或多层电气绝缘材料(例如由与层间介电质125不同的材料所构成的衬垫层)亦可设于沟道区107上方，然而，其中在沟道区107上方，并未以离沟道区107小到足以容许施加至导电材料的电压对沟道区107中电荷载子密度有实质影响的距离，配置可在操作晶体管104时受施加电压的导电材料。
晶体管104可更包括隔离接面区110。隔离接面区110可包括深井区112及侧壁井区113。深井区112及侧壁井区113可具有与栅极电极区109的第一掺杂类型相反的第二掺杂类型。在一些具体实施例中，深井区112及侧壁井区113可为N掺杂。如图1A所示，侧壁井区113与深井区112之间可具有某一重迭程度，以使得侧壁井区113与深井区112彼此连续。在本文中，半导体材料(举例如衬底101的半导体材料)若其两区域具有相同掺杂类型，则将会称为“彼此连续”，并且有导电路径，两者之间没有PN过渡物。
隔离接面区110可具有盆状，其中盆体的底端由深井区112所提供，而盆体的侧壁由侧壁井区113所提供。深井区112可配置于栅极电极区109下面，并且侧壁井区113可环形地包围栅极电极区109，以使得栅极电极区109与衬底101中的主体区111通过隔离接面区110来分开。主体区111可具有第一掺杂类型。主体区111的掺杂类型与栅极电极区109的掺杂类型可以是相同的掺杂类型。举例而言，根据衬底101的底座掺杂，主体区111可为P掺杂。因此，栅极电极区109与隔离接面区110之间可有PN过渡物，而隔离接面区110与主体区111之间也可有PN过渡物。如下面将更详细说明的是，操作晶体管104时，介于隔离接面区110与栅极电极区109之间的PN过渡物、及介于隔离接面区110与主体区111之间的PN过渡物可反向偏压，从而可实质防止电流在栅极电极区109与主体区111之间流动。
隔离接面区110可包括隔离接面接触区117，其可设于侧壁井区113的上部。隔离接面接触区117可具有第二掺杂类型，而且可比深井区112及/或侧壁井区113在隔离接面接触区117下面的部分具有更高的掺质浓度。沟槽隔离结构135的一部分可配置于隔离接面接触区117与主动区105之间、及隔离接面接触区117与栅极电极区109之间。
晶体管104可更包括具有第一掺杂类型并且与主体区111连续的主体接触区120，其中主体接触区120的掺质浓度大于主体区111的掺质浓度。
栅极电极接触区114可包括上部分115及下部分116。如将于下面所述，上部分115可通过磊晶沉积具有第一掺杂类型的半导体材料来形成，而下部分116可通过使掺质从上部分115扩散到上部分115下面的衬底101的半导体材料来形成。类似的是，隔离接面接触区117可包括通过磊晶沉积具有第二掺杂类型的半导体材料来形成，而下部分119可通过使掺质从上部分118扩散到上部分118下面的衬底101的半导体材料来形成。主体接触区120可包括通过磊晶沉积具有第一掺杂类型的半导体材料来形成的上部分121、及可通过使掺质从上部分121扩散到上部分121下面衬底101的半导体材料来形成的下部分122。
沟槽隔离结构135可包括使隔离接面接触区117与主体接触区120分开的部分、及使晶体管104与半导体结构100的其它电路组件分开的部分。
在一些具体实施例中，硅化物134可设于隆起源极区123、隆起漏极区124、栅极电极接触区114、隔离接面接触区117及主体接触区120的各者中。层间介电质125中可设有对隆起源极区123提供电连接的源极接触部126、对隆起漏极区124提供电连接的漏极接触部127、及对栅极接触区114提供电连接的栅极接触部128。另外，可设有对隔离接面接触区117提供电连接的多个隔离接面接触部129至132、及对主体接触区120提供电连接的主体接触部133。
在一些具体实施例中，侧壁井区113与隔离接面接触区117可大约具有矩形形状，如图1b的俯视图所示，其中隔离接面接触部129至132的一者可设于实质矩形形状的转角的各者。然而，本发明并不受限于提供四个隔离接面接触部129至132的具体实施例。在其它具体实施例中，可提供等于或多于一个的更大或更小数目的隔离接面接触部129至132。
源极接触部126、漏极接触部127、栅极接触部128、隔离接面接触部129至132及主体接触部133可采以举例如钨的导电材料填充的层间介电质125中形成的接触孔的形式来提供，并且可电连接至层间介电质125上面层间介电质136中形成的导电线137至142。在一些具体实施例中，导电线137至142可采以举例如铜或铜合金的导电材料填充的沟槽的形式来提供。
在图1b中，附图标记143表示可在形成隆起源极区123、及隆起漏极区124时运用的磊晶阻隔掩模的开口。附图标记144表示可在硅化程序中使用的硅化物阻隔掩模的位置，其中形成硅化物134，用于防止晶体管104的沟道区107中形成硅化物。下文将会更详细说明磊晶阻隔掩模及硅化物阻隔掩模。
可经由栅极连接物128对栅极接触区114施加电压来控制晶体管104的沟道107的导电率。除了对栅极接触区114施加的电压，沟道107的导电率还可取决于沟道区107的掺杂、及栅极电极区109在沟道区107下面部分的掺杂。
在晶体管104为耗尽型晶体管的具体实施例中，可调整沟道区107及/或栅极电极区109在沟道区107下面部分的掺杂，使得对栅极接触部128施加大规模电位(0V)时，晶体管104处于导电性导通状态。在晶体管104为N沟道耗尽型晶体管的具体实施例中，可经由漏极接触部127对漏极区108施加例如约+0.8V的正电压，并且可经由源极接触部126对源极区106施加0V。主体区111可通过对主体接触部133施加0V而维持在大规模电位，并且可经由隔离接面接触部129至132对隔离接面区110施加例如约+4V的正电压。通过对栅极接触部128施加例如约+3V的正电压，可将沟道区107的导电率进一步提升到超过通过对栅极接触部128施加0V所获得的导电率。通过对栅极接触部128施加例如-3V的负电压，可将沟道区107切换到断开状态，其中仅少量漏电流可流经沟道区107。可调整对隔离接面接触部129至132施加的电位，使得介于隔离接面区110与栅极电极区109之间的PN过渡物、及介于隔离接面区110与主体区111之间的PN过渡物在操作晶体管104期间总是反向偏压。因此，即使对栅极电极接触部128及主体接触部133施加不同电压，仍可实质防止电流在栅极电极区109与主体区111之间流动。在一些具体实施例中，可调整对隔离接面接触部129至132施加的电位，使得其总是比施加至栅极电极接触部128及主体接触部133的电位大至少0.7V。
对接触部126至133施加的电位的上述值本质仅属于例示性。在其它具体实施例中，可使用不同的电位值。
本发明不受限于晶体管104为N沟道耗尽型晶体管的具体实施例。在其它具体实施例中，晶体管104可以是P沟道耗尽型晶体管，其中源极区106、漏极区108、隆起源极区123与隆起漏极区124、以及供选择地还有沟道区107为P掺杂。另外，在晶体管104为P沟道晶体管的具体实施例中，可施作晶体管104的组态的一些修改，如将于下面所述。
再者，本发明不受限于晶体管104为耗尽型晶体管的具体实施例。在其它具体实施例中，可调整沟道区107及/或栅极电极区109的掺杂，使得晶体管104处于断开状态，其中对栅极接触部128施加大规模电位时，仅较小漏电流可流经沟道区107。在此类具体实施例中，可通过计算施加至栅极接触部128的正电压(在晶体管104为N沟道晶体管的具体实施例中)、或通过对栅极接触部128施加负电压(在晶体管104为P沟道晶体管的具体实施例中)，将晶体管104切换至导通状态。在此类具体实施例中，晶体管104可当作更高电压晶体管使用，其中可在源极126和漏极127接触部其中至少一者与栅极电极区109之间施加约10V或更大的较高电压差。主动半导体材料层103、电气绝缘层102及衬底101所提供的上覆半导体绝缘体结构的电气绝缘层102的较高厚度可提供足以耐受主动区105与栅极电极区109之间较高电压差的介电强度。
在下文中，将会参照图2a至6c说明运用于形成半导体结构100的方法。
图2a展示包括晶体管区201的半导体结构100的一部分的示意性截面图，其中以上参照图1a及1b所述的晶体管104将会根据一具体实施例，在半导体结构制造方法的一阶段中形成。图2b及2c展示半导体结构100在图2a所示制造程序的该阶段时的其它部分。图2b展示内将形成可以是逻辑晶体管的核心装置晶体管612(请参阅图6b)的晶体管区202，而图2c展示内将形成扩散电阻器613(请参阅图6c)的电阻器区203。为了方便起见，在下文中，将会说明的具体实施例是：形成于晶体管区201的晶体管104是N沟道晶体管，形成于晶体管区202的晶体管612也是N沟道晶体管，而形成于电阻器区203的扩散电阻器613是N掺杂扩散电阻器。形成于晶体管区201、202的晶体管是P沟道晶体管、及/或形成于电阻器区203的扩散电阻器是P掺杂扩散电阻器的具体实施例中可使用类似技巧。在此类具体实施例中，可修改下文中所述程序步骤中的一些，下文将有更详细的说明。
可提供包括衬底101、电气绝缘层102及主动半导体材料层103的上覆半导体绝缘体结构。上覆半导体绝缘体结构可取自第三方供应商，或可使用用于形成上覆半导体绝缘体晶圆的已知技术而在厂内制造(in-house)。在一些具体实施例中，可通过化学机械研磨及/或蚀刻来薄化主动半导体材料层103，以供根据完全耗尽上覆半导体绝缘体技巧而获得厚度小的主动半导体材料层103。
沟槽隔离结构135可使用用于形成沟槽隔离结构的已知技术来形成，包括光刻、蚀刻、氧化、沉积及/或化学机械研磨。
除了以上参照图1a及1b所述的沟槽隔离结构135的部分以外，沟槽隔离结构135还可包括使形成于晶体管区202的晶体管的主动区206与半导体结构100中将有晶体管的背栅极接触区207及主体接触区208会在晶体管区202形成的部分分开的部分。另外，沟槽隔离结构135可包括使形成于晶体管区201、202的各晶体管、及形成于电阻器区203的扩散电阻器、与半导体结构100中的其它电路组件(图未示)分开的部分。
形成沟槽隔离结构135之后，可移除电气绝缘层102及主动半导体材料层103在晶体管区201中位于栅极接触区114、隔离接面区117及主体接触区120上方的部分、电气绝缘层102及主动半导体材料层103在晶体管区202中位于背栅极接触区207及主体接触区208上方的部分、以及电气绝缘层102及主动半导体材料层103在电阻器区203上方的部分。这可凭借光刻及蚀刻的技术予以完成。
之后，可在半导体结构100上方形成深井布植掩模204。深井布植掩模204可以是光阻掩模，并且可通过光刻技巧来形成。深井布植掩模204可包覆晶体管区201中的主体接触区120，并且可包覆晶体管区202及电阻器区203。半导体结构100中待形成深井区112的部分未被深井布植掩模204包覆。特别的是，深井布植掩模204不需要包覆主动区105、栅极接触区114及隔离接面接触区117。
形成深井布植掩模204之后，可进行深井离子布植程序205，其中半导体结构100以经调整用于提供深井区112的第二掺杂类型的掺质的离子来照射，例如N型掺质的离子。可调整深井离子布植程序205中使用的离子的能量，使得未遭由深井布植掩模204吸收的那些离子的大多数都在衬底101中待提供深井区112的区域中停住不动。深井布植掩模204可实质吸收深井布植掩模204上撞击的所有离子，以使得半导体结构未遭由深井布植掩模204包覆的部分中未形成深井区。
图3a、3b及3c分别展示晶体管区201、晶体管区202及电阻器区203在制造程序的较晚阶段中的情况。深井离子布植程序205之后，可通过阻剂剥除程序将深井布植掩模204移除。接着，可形成侧壁井布植掩模301。侧壁井布植掩模301可以是光阻掩模，并且可通过光刻程序来形成。侧壁井布植掩模301可包覆半导体结构100中未提供侧壁井区113的部分。侧壁井布植掩模301可包覆晶体管区201中的主动区105、栅极接触区114及主体接触区120，并且可将晶体管区202及电阻器区203完全包覆。侧壁井布植掩模301未包覆隔离接面接触区117。
形成侧壁井布植掩模301之后，可进行侧壁井离子布植程序302，其中半导体结构以第二掺杂类型的掺质的离子来照射。可调整侧壁井离子布植程序302中使用的离子能量，使得未被侧壁井布植掩模301吸收的那些离子的大多数都在衬底101中待形成侧壁井区113的深度处停住不动。在一些具体实施例中，可在侧壁井离子布植程序302期间改变离子能量，以沿着侧壁井区113的深度方向获得所欲掺质分布。
侧壁井离子布植程序302之后，半导体结构100在晶体管区201中包括界定主体区111的隔离接面区110，该主体区111包括衬底101中所具掺杂与衬底101未遭由隔离接面区110包围的底座掺杂对应的部分。
图4a、4b及4c分别展示晶体管区201、晶体管区202及电阻器区203在制造程序的较晚阶段中的示意性截面图。
侧壁井离子布植程序302之后，侧壁井布植掩模301可通过阻剂剥除程序来移除，而背栅极布植掩模401可在半导体结构100上方形成。背栅极布植掩模可包覆晶体管区201中待形成栅极电极区109处除外的部分。特别的是，背栅极布植掩模401可包覆隔离接面接触区117及主体接触区120。
再者，背栅极布植掩模401可包覆晶体管区202中提供待于晶体管区202中形成晶体管的背栅极区403处除外的部分。特别的是，背栅极布植掩模401可包覆晶体管区202中的主体接触区208。
背栅极布植掩模401未包覆电阻器区203，其中将会提供电阻器井区404。
形成背栅极布植掩模401之后，可进行背栅极离子布植程序402。在背栅极离子布植程序402中，半导体结构100可用第一掺杂类型的掺质的离子来照射。在背栅极离子布植程序402中，可在晶体管区201中形成栅极电极区109，可在晶体管区202中形成背栅极区403，并且可在电阻器区203中形成电阻器井区404。可调整背栅极离子布植程序402中使用的离子的能量，使得未被背栅极布植掩模401吸收的那些离子的大多数在衬底101中待提供栅极电极区109、背栅极区403及电阻器井区404的部分中停住不动。在一些具体实施例中，可在背栅极离子布植程序402期间改变离子能量，以沿着栅极电极区109、背栅极区403及电阻器井区404的深度方向获得所欲掺质分布。
在一些具体实施例中，可进行多个背栅极离子布植程序，其可包括用于将超低阈值电压核心装置晶体管转换成低阈值电压核心装置晶体管的预栅极布植程序，且其中亦可将掺质植入栅极电极区109。
此外，在一些具体实施例中，可采不同顺序进行上述离子布植程序及对应布植掩模的形成。举例而言，可在背栅极布植掩模401的形成及背栅极离子布植程序402之后，进行侧壁布植掩模301的形成及侧壁井离子布植程序302。
图5a、5b及5c分别展示晶体管区201、晶体管区202及电阻器区203在制造程序的较晚阶段中的示意性截面图。
背栅极离子布植程序402之后，可通过阻剂剥除程序将背栅极布植掩模401移除，并且可在晶体管区202中主动区206上方形成栅极绝缘层503、栅极电极502及侧壁间隔物504。图5b中所示的栅极绝缘层503、栅极电极502及侧壁间隔物504仅属示意性质。栅极电极502、栅极绝缘层503及侧壁间隔物504的特征可对应于按照习知根据完全耗尽上覆半导体绝缘体技术所形成的核心装置晶体管中所运用的栅极电极、栅极绝缘层及侧壁间隔物的特征。栅极电极502、栅极绝缘层503及侧壁间隔物504可使用已知技巧来形成，其可包括在半导体结构100上方沉积包括栅极电极502与栅极绝缘层503的材料层的栅极堆叠，以及通过光刻与蚀刻的技巧来图型化该栅极堆叠。侧壁间隔物504可通过包括下列的技巧来形成：实质等向性沉积一或多种侧壁间隔物材料，以及用以将侧壁间隔物材料层在半导体结构100的实质水平部分上方的部分移除的异向性蚀刻程序。
晶体管区201上方未形成栅极电极、栅极绝缘层及侧壁间隔物。取而代之的是，可在图型化栅极堆叠时将栅极堆叠沉积于晶体管区201上方的部分移除。再者，可将栅极堆叠沉积于电阻器区203上方的部分移除。
之后，可在半导体结构100上方形成磊晶阻隔掩模501。磊晶阻隔掩模501可通过下列来形成：在半导体结构100上方沉积磊晶阻隔掩模501的材料层，例如氮化硅层，以及凭借光刻及蚀刻技巧来图型化磊晶阻隔掩模501的材料层。磊晶阻隔掩模501可包覆半导体结构100中根据形成于晶体管区201、202的晶体管的类型而具有掺杂的半导体材料不予以沉积处的部分。在待于晶体管区201、202形成的晶体管为N沟道场效应晶体管的具体实施例中，磊晶阻隔掩模501可包覆半导体结构100中不沉积N掺杂半导体材料的部分，其包括半导体结构100中待沉积P掺杂半导体材料的部分、及半导体结构100中完全不沉积半导体材料的部分。
在晶体管区201中，可在主动区105中将提供待于晶体管区201中形成的晶体管104的沟道区处的一部分、以及栅极电极接触区114与主体接触区120上方，提供磊晶阻隔掩模501的部分。
然而，磊晶阻隔掩模501未包覆主动区105中将提供设置晶体管104的源极区106与漏极区108的部分，其上方将会形成隆起源极区123与隆起漏极区124。再者，磊晶阻隔掩模501不需要包覆隔离接面接触区117，其中将会形成隔离接面接触区的部分118。在图1b中，将以虚线展示的是主动区105中将形成源极区106与漏极区108处的部分上方的磊晶阻隔掩模501中的开口143的位置。
在晶体管区202中，磊晶阻隔掩模501可包覆背栅极接触区207及主体接触区208。然而，磊晶阻隔掩模501不需要包覆晶体管的主动区206上方待形成于晶体管区202的部分，因为栅极电极502与侧壁间隔物504会阻止半导体材料在主动区206中将形成沟道区的部分上方沉积。
再者，磊晶阻隔掩模501不需要包覆电阻器区203。
磊晶阻隔掩模501的进一步部分可设于半导体结构100中与形成于晶体管区201、202的晶体管呈相反类型的晶体管(例如P沟道晶体管)的源极与漏极区将会形成处的部分上方。
在形成磊晶阻隔掩模501之后，可进行选择性磊晶生长程序507。可调整选择性磊晶生长程序507，以在半导体结构100中主动半导体材料层103的半导体材料曝露于半导体结构100的表面处的部分上方，选择性地沉积经掺杂半导体材料，例如N掺杂半导体材料，诸如N掺杂硅。在选择性磊晶生长程序507中，半导体结构100中主动层103的半导体材料除外的材料(尤其是硅除外的材料)曝露于半导体结构100的表面处的部分上方可实质未沉积经掺杂半导体材料、或仅沉积较少量的经掺杂半导体材料。
在选择性磊晶生长程序507中，可形成晶体管104的隆起源极区123与隆起漏极区124。由于主动区105中将形成沟道区107处的部分被磊晶阻隔掩模501包覆，所以隆起源极区123与隆起漏极区124未在晶体管104的沟道区上方延展。另外，在选择性磊晶生长程序507中，可形成隔离接面接触区117的部分118。
在晶体管区202中，选择性磊晶生长程序507可在主动区206相邻于栅极电极502及侧壁间隔物504的部分上方形成隆起源极区505及隆起漏极区506。
在电阻器区203中，选择性磊晶生长程序507可在电阻器井区404上方形成经掺杂半导体材料层508，其中经掺杂半导体材料层508相对电阻器井区404的掺杂予以反掺杂。
图6a、6b及6c分别展示半导体结构100的晶体管区201、晶体管区202及电阻器区203在制造程序的较晚阶段中的示意性截面图。
选择性磊晶生长程序507之后，磊晶阻隔掩模501可凭借经调整将磊晶阻隔掩模501的材料选择性地移除的蚀刻程序来移除。之后，另一磊晶阻隔掩模(图未示)将被沉积，包覆半导体结构100中与通过选择性磊晶生长程序507沉积的半导体材料具有相反掺杂类型的经掺杂半导体材料的部分。特别的是，晶体管区201中栅极接触区114与主体接触区120除外的部分、晶体管区202中背栅极接触区207及主体接触区208除外的部分、以及电阻器区203可受磊晶阻隔掩模包覆。之后，可进行经调整用于沉积与通过选择性磊晶生长程序507沉积的半导体材料具有相反掺杂类型的经掺杂半导体材料的选择性磊晶生长程序。此选择性磊晶生长程序可分别形成栅极接触区114的部分115、主体接触区120的部分121、及背栅极接触区207与主体接触区208的部分607、609。
之后，可移除磊晶阻隔掩模，并且可进行用于将掺质从通过选择性磊晶生长程序沉积的经掺杂半导体材料扩散到半导体结构100下面部分的退火程序。再者，植入栅极电极区109、隔离接面区110、背栅极区403、及电阻器井区404的掺质可通过退火程序来活化。
在晶体管区201中，掺质扩散可分别建立晶体管104的源极区106与漏极区108、栅极接触区114的部分116、119、122、隔离接面接触区117及主体接触区120。再者，可分别在晶体管区202中形成源极区604与漏极区606、以及背栅极接触区207与主体接触区208的部分608、610。主动区206在栅极电极502下面的部分可维持实质未经掺杂，或可仅从隆起源极区505及隆起漏极区506接收较少量的掺质，从而在源极区604与漏极区606之间提供沟道区605。因此，晶体管612可设于晶体管区202。
在电阻器区203中，可使掺质从半导体材料的经掺杂层508扩散到衬底101下面的部分，并且可形成与电阻器井区404具有相反掺杂类型的掺质扩散区611。
掺质扩散之后，可在半导体结构100上方形成硅化物阻隔掩模601。硅化物阻隔掩模601可以是硬掩模，并且可通过下列来形成：在半导体结构100上方沉积一层硬掩模材料，例如氮化硅，以及通过光刻与蚀刻的技巧来图型化该层硬掩模材料。硅化物阻隔掩模601可包覆半导体结构100中不形成硅化物的部分。特别的是，硅化物阻隔掩模601可在晶体管区201的晶体管104的沟道区107上方具有在图1b中以虚线表示位置的部分144。另外，硅化物阻隔掩模601的一部分可设于电阻器区203。硅化物阻隔掩模601在电阻器区203的部分可包覆电阻器区203中将会在电阻器区203形成连至扩散电阻器613的接触部处的部分除外的该电阻器区的部分。
形成硅化物阻隔掩模601之后，可进行硅化程序。硅化程序可包括在半导体结构100上方沉积例如镍层的金属层602、以及经调整用于在金属层602的金属(其可以是镍)与金属层602下面的半导体材料之间诱发化学反应的一或多个退火程序603。在化学反应中，可形成硅化物区134。金属层602中未与半导体材料起反应的部分可在制造程序的较晚阶段中凭借蚀刻程序来移除。硅化物阻隔掩模601可防止晶体管104的沟道区107中、及电阻器613中待形成连至电阻器613的接触部处除外的部分中形成硅化物。
硅化程序及将金属层602的未反应部分移除之后，可凭借已知的中段与后段制程，形成层间介电质125、136、接触部126至133、导电线137至142、以及对晶体管612及电阻器613提供连接的进一步接触部与导电线。
本发明不受限于晶体管104为N沟道晶体管的具体实施例。在其它具体实施例中，晶体管104可以是P沟道晶体管，其中源极区106与漏极区108可为P掺杂。沟道区107可为P掺杂，其中沟道区107中的掺质浓度可小于源极区106与漏极区108中的掺质浓度，或沟道区107可为N掺杂，以使得沟道区107的掺杂与源极区和漏极区108的掺杂反相。为了提供源极区106与漏极区108的掺杂，在此类具体实施例中，隆起源极区123与隆起漏极区124可通过磊晶沉积P掺杂半导体材料、并使掺质从隆起源极区123与隆起漏极区124扩散到主动层103在半导体材料下面的部分来形成。
栅极电极区109可为N掺杂，并且可凭借离子布植来形成。为了提供栅极电极区109的电绝缘，可在N掺杂深井区112与栅极电极区109之间提供所具掺杂与衬底101的底座掺杂对应的P掺杂区，以使得N掺杂隔离接面区110的两侧都有PN过渡物。为此，可提供较浅栅极电极区109，并且可在栅极电极区109与栅极电极接触区114之间形成比沟槽隔离结构135在栅极电极接触区114与隔离接面接触区117之间的部分、沟槽隔离结构135在隔离接面接触区117与主体接触区120之间的部分更浅的非常浅沟槽隔离结构。
在其它具体实施例中，可形成耗尽型P沟道晶体管及/或高电压P沟道晶体管而无隔离接面区110。图7展示此一P沟道晶体管150的一实施例。为了方便起见，在图7中，与图1a至6c中所用附图标记对应的附图标记已用于表示相似的组件。除非另有明确指出，以相似附图标记表示的组件可具有对应的特征，而对应的方法则可用于其形成。
晶体管150可包括含P掺杂源极106与漏极108区域的主动区及沟道区107，其可形成于通过电气绝缘层102而与衬底101分开的主动半导体材料层103中。源极区106上方可形成隆起源极区123，而漏极区108上方可形成隆起漏极区124。
在此衬底中，可提供N掺杂栅极电极区109，其中栅极电极区109与其相邻的P掺杂主体区111之间有PN过渡物。主体区111可具有与衬底101的底座掺杂对应的掺杂。
晶体管150可另外包括含部分115、116的N掺杂栅极电极接触区114，其中部分115可通过选择性磊晶生长N掺杂半导体材料来形成，而部分116可通过使掺质自部分115扩散来形成。
另外，可提供包括部分121、122的P掺杂主体接触区120，其中部分121可通过选择性磊晶生长P掺杂半导体材料来形成，而部分122可通过使掺质自部分121扩散来形成。
可提供隆起源极区123、隆起漏极区124、栅极电极接触区114及主体接触区120、硅化物134。形成于层间介电质125中的接触部126、127、128、133可分别在隆起源极区123、隆起漏极区124、栅极电极接触区114、主体接触区120与分别形成于层间介电质136中的导电线138、139、140及142之间提供电连接。
为了形成晶体管150，可使用如以上参照图2a至6c所述的技巧，其中不需要另外的处理步骤也能形成浅栅极电极区、及介于浅栅极电极区与栅极电极接触区之间的非常浅沟槽隔离结构，而且不需要提供另外的光罩。
在操作晶体管150时，可对主体接触部133施加大规模电位，并且可对栅极接触部128施加与大规模电位大约相等或更大的电压，以使得介于栅极电极区109与主体区111之间的PN过渡物得以反相偏压。举例而言，在晶体管150为耗尽型晶体管的具体实施例中，可对栅极接触部128施加约0V的电压而使晶体管150进入导通状态，并且可对栅极接触部128施加约+0.8V或更大的电压而使晶体管150进入断开状态。因为对栅极电极区109施加负电压可能导致较高漏电流通过介于栅极电极区109与主体区111之间的PN过渡物，所以可通过调整沟道区107的宽度与长度之间的比率来进行晶体管150的导通电流的调整以获得更大的导通电流。
以上所揭示的特定具体实施例仅属描述性，正如本发明可用所属领域技术人员所明显知道的不同但均等方式予以修改并且实践而具有本文教示的效益。举例而言，以上所提出的程序步骤可按照不同顺序来进行。再者，如下面权利要求书中所述除外，未意图限制于本文所示构造或设计的细节。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变体全都视为在本发明的范畴及精神内。要注意的是，本说明书及所附权利要求书中如“第一”、“第二”、“第三”或“第四”之类用以说明各个程序或结构的术语，仅当作此些步骤/结构节略参考，并且不必然暗喻此些步骤/结构的进行/形成序列。当然，取决于精准的诉求语言，可以或可不需要此类程序的排定顺序。因此，本文寻求的保护如以下权利要求书中所提。

Claims (21)

1.一种半导体结构，其包含：
主体半导体衬底、位在该主体半导体衬底上方的电气绝缘层、及位在该电气绝缘层上方的主动半导体材料层；以及
晶体管，其包含：
设于该主动半导体材料层中的主动区，该主动区包含源极区、沟道区与漏极区；
置于该主体半导体衬底并具有第一掺杂类型的栅极电极区，该栅极电极区的至少一部分直接配置于该沟道区下面的该电气绝缘层的一部分下面，其中该晶体管不包含置于该主体半导体衬底中的该栅极电极区除外的栅极电极；
形成于该主体半导体衬底中的隔离接面区，该隔离接面区包含位于该栅极电极区下面的深井区及环形地包围该栅极电极区的侧壁井区，该侧壁井区与该深井区连续，该深井区与该侧壁井区具有该第一掺杂类型；以及
置于该栅极电极区与该隔离接面区之间的掺杂区，该掺杂区具有与该第一掺杂类型相反的第二掺杂类型。
2.如权利要求1所述的半导体结构，其中，该隔离接面区使该栅极电极区与具有该第一掺杂类型的该栅极电极区除外的该主体半导体衬底的一部分分开。
3.如权利要求2所述的半导体结构，还包含位于该栅极电极区相邻该主动区的一部分处的栅极电极接触区，该栅极电极接触区比直接位于该沟道区下面的该电气绝缘层的该部分下面的该栅极电极区的该至少一部分具有更高的该第一掺杂类型的掺质浓度。
4.如权利要求3所述的半导体结构，其中，该晶体管更包含位在该源极区上方的隆起源极区、及位在该漏极区上方的隆起漏极区，其中该隆起源极区与该隆起漏极区实质未在该沟道区上方延展。
5.如权利要求4所述的半导体结构，还包含：
位在该晶体管上方的层间介电质；
延伸穿透该层间介电质、并且电连接至该隆起源极区的源极接触部；
延伸穿透该层间介电质、并且电连接至该隆起漏极区的漏极接触部；以及
延伸穿透该层间介电质、并且电连接至该栅极电极接触区的栅极接触部。
6.如权利要求5所述的半导体结构，还包含：
位于该侧壁井区的隔离接面接触区，其具有比该侧壁井区在该隔离接面接触区下面的部分更高的该第一掺杂类型的掺质浓度；
一或多个隔离接面接触部，各隔离接面接触部延伸穿透该层间介电质，并且电连接至该隔离接面接触区；
主体接触区，其具有该第二掺杂类型、并且与具有该第一掺杂类型的该栅极电极区除外的该主体半导体衬底的该部分连续，该主体接触区的掺杂浓度大于具有该第一掺杂类型的该栅极电极区除外的该主体半导体衬底的该部分的掺质浓度；以及
主体接触部，其延伸穿透该层间介电质、并且电连接至该主体接触区。
7.如权利要求6所述的半导体结构，其中，该隆起源极区、该隆起漏极区、该栅极电极接触区、该隔离接面接触区及该主体接触区各包含硅化物，其中该沟道区中实质未形成硅化物。
8.如权利要求7所述的半导体结构，还包含使该主动区、该栅极电极接触区、该隔离接面接触区及该主体接触区彼此分开的沟槽隔离结构。
9.如权利要求8所述的半导体结构，其中该隆起源极区、该源极区、该隆起漏极区及该漏极区具有该第二掺杂类型，并且该晶体管是耗尽型晶体管及高电压晶体管其中一者。
10.如权利要求9所述的半导体结构，还包含核心装置晶体管及扩散电阻器其中至少一者。
11.一种形成集成电路的方法，该方法包含：
提供半导体结构，其包含主体半导体衬底、位在该主体半导体衬底上方的电气绝缘层、及位在该电气绝缘层上方的主动半导体材料层；以及
形成第一晶体管，该第一晶体管的该形成包含：
在该主体半导体衬底中形成栅极电极区，该栅极电极区具有第一掺杂类型，该栅极电极区的至少一部分直接配置于该电气绝缘层下面；
在该主动半导体材料层中形成该第一晶体管的主动区，该第一晶体管的该主动区包含该第一晶体管的源极区、沟道区与漏极区，其中该第一晶体管的至少该沟道区设于直接配置于该电气绝缘层下面的该栅极电极区的该至少一部分上面；
在该主体半导体衬底中形成隔离接面区，该隔离接面区包含位于该栅极电极区下面的深井区及环形地包围该栅极电极区的侧壁井区，该侧壁井区与该深井区连续，该深井区与该侧壁井区具有该第一掺杂类型；以及
提供置于该栅极电极区与该隔离接面区之间的掺杂区，该掺杂区具有与该第一掺杂类型相反的第二掺杂类型；
其中，在该主动半导体材料层中与该主体半导体衬底对立的一侧上未形成该第一晶体管的栅极电极。
12.如权利要求11所述的方法，其中，该隔离接面区使该栅极电极区与该栅极电极区除外的该主体半导体衬底的一部分分开。
13.如权利要求12所述的方法，还包含：
形成第二晶体管，该第二晶体管的该形成包含：
在该主体半导体衬底中形成背栅极区，该背栅极区具有该第一掺杂类型，该背栅极区的至少一部分直接配置于该电气绝缘层下面；
在该主动半导体材料层及该背栅极区上方形成该第二晶体管的栅极电极，该第二晶体管的该栅极电极配置于该主动半导体材料层中与该主体半导体衬底对立的该侧上；以及
在与该第二晶体管的该栅极电极相邻的该主动半导体材料层中形成该第二晶体管的源极区与漏极区，该第二晶体管的该栅极电极下面的该主动半导体材料层的一部分提供该第二晶体管的沟道区；
其中，该背栅极区及该栅极电极区的该形成包含进行常见的背栅极离子布植程序，其中该第一掺杂类型的掺质的离子植入该主体半导体衬底。
14.如权利要求13所述的方法，还包含：
在该主动半导体材料层上方形成磊晶阻隔掩模，该磊晶阻隔掩模界定该第一晶体管的该沟道区；
在该磊晶阻隔掩模的该形成之后，进行沉积经掺杂半导体材料的选择性磊晶生长程序，其中形成该第一晶体管的隆起源极区、该第一晶体管的隆起漏极区、该第二晶体管的隆起源极区、及该第二晶体管的隆起漏极区，该磊晶阻隔掩模实质防止半导体材料在该第一晶体管的该沟道区上方沉积；
使掺质从该第一晶体管的该隆起源极区扩散到该主动半导体材料层内，其中形成该第一晶体管的该源极区：
使掺质从该第二晶体管的该隆起源极区扩散到该主动半导体材料层内，其中形成该第二晶体管的该源极区：
使掺质从该第一晶体管的该隆起漏极区扩散到该主动半导体材料层内，其中形成该第一晶体管的该漏极区：以及
使掺质从该第二晶体管的该隆起漏极区扩散到该主动半导体材料层内，其中形成该第二晶体管的该漏极区。
15.如权利要求14所述的方法，还包含形成扩散电阻器，该扩散电阻器的该形成包含：
在该选择性磊晶生长程序之前，先从电阻器区移除该主动半导体材料层的一部分、及该电气绝缘层的一部分，其中使该主体半导体衬底在该电阻器区中的一部分曝露，该选择性磊晶生长程序在该电阻器区上方沉积该经掺杂半导体材料；以及
使掺质从沉积于该电阻器区上方的该经掺杂半导体材料扩散到该主体半导体衬底内。
16.如权利要求15所述的方法，还包含：
在该第一晶体管的该沟道区上方、及该电阻器区的第一部分上方形成硅化物阻隔掩模；
在该硅化物阻隔掩模的该形成之后，进行硅化程序，其中硅化物形成于该第一晶体管的该隆起源极区、该第一晶体管的该隆起漏极区、该第二晶体管的该隆起源极区、该第二晶体管的该隆起漏极区、及该电阻器区中未被该硅化物阻隔掩模包覆的一或多个第二部分，该硅化物阻隔掩模实质防止该第一晶体管的该沟道区中形成硅化物。
17.如权利要求16所述的方法，其中，该隔离接面区的该形成包含：
进行深井离子布植，以在该主体半导体衬底中形成该深井区；以及
进行侧壁井离子布植，以在该深井区上方形成该侧壁井区；
该深井区及该侧壁井区界定该隔离接面区，该隔离接面区具有盆状，其包含该深井区所提供的底端及该侧壁井区所提供的侧壁。
18.如权利要求17所述的方法，还包含在该隔离接面区外侧的该主体半导体衬底的一部分中提供该第二掺杂类型。
19.如权利要求18所述的方法，还包含：
操作该第一晶体管，该第一晶体管的该操作包含：
对该隔离接面区施加隔离接面电位；
对该隔离接面区外侧的该主体半导体衬底的该部分施加主体电位；以及
对该栅极电极区施加栅极电位；
其中该隔离接面电位经选择而使得介于该隔离接面区与该隔离接面区的外侧该主体半导体衬底的该部分之间的PN过渡物、及介于该隔离接面区与该栅极电极区之间的PN过渡物在该第一晶体管的该操作期间总是反向偏压。
20.如权利要求19所述的方法，其中，该第一晶体管的该操作还包含：
在该第一晶体管的该漏极区与该第一晶体管的该源极区之间施加电压；以及
改变该栅极电位，该栅极电位的变化控制流经该第一晶体管的该沟道区的电流。
21.一种半导体结构，包含：
主体半导体衬底、位在该主体半导体衬底上方的电气绝缘层、及位在该电气绝缘层上方的主动半导体材料层；以及
晶体管，其包含：
设于该主动半导体材料层中的主动区，该主动区包含源极区、沟道区与漏极区；
设于该主体半导体衬底中并且具有第一掺杂类型的栅极电极区，该栅极电极区的至少一部分直接配置于该沟道区下面的该电气绝缘层的一部分下面，其中该晶体管不包含设于该主体半导体衬底中的该栅极电极区除外的栅极电极；
形成于该主体半导体衬底中的隔离接面区，该隔离接面区使该栅极电极区与具有该第一掺杂类型的该栅极电极区除外的该主体半导体衬底的一部分分开，该隔离接面区包含位于该栅极电极区下面的深井区及环形地包围该栅极电极区的侧壁井区，该侧壁井区与该深井区连续，该深井区与该侧壁井区具有该第一掺杂类型；
置于该栅极电极区与该隔离接面区之间的掺杂区，该掺杂区具有与该第一掺杂类型相反的第二掺杂类型；以及
位在该主动半导体材料层中与该主体半导体衬底对立的一侧上的该沟道区上方的层间介电质。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886405B2 (en) * 2016-12-07 2021-01-05 Macronix International Co., Ltd. Semiconductor structure
US10319827B2 (en) * 2017-07-12 2019-06-11 Globalfoundries Inc. High voltage transistor using buried insulating layer as gate dielectric
US11257672B2 (en) * 2018-05-14 2022-02-22 Globalfoundries U.S. Inc. Semiconductor devices including active regions in RAM areas with deposition determined pitch
CN112567515B (zh) * 2018-07-27 2024-05-07 长江存储科技有限责任公司 存储器结构及其形成方法
JP7099158B2 (ja) * 2018-08-09 2022-07-12 富士電機株式会社 模擬素子及び抵抗素子の不良検査方法
US10727253B1 (en) * 2019-02-04 2020-07-28 Globalfoundries Inc. Simplified memory cells based on fully-depleted silicon-on-insulator transistors
US11107918B2 (en) * 2019-05-13 2021-08-31 Mediatek Singapore Pte. Ltd. Semiconductor structure for fully depleted silicon-on-insulator (FDSOI) transistor
US11508722B2 (en) * 2020-03-27 2022-11-22 Nanya Technology Corporation Semiconductor device structure with series-connected transistor and resistor and method for forming the same
US11158624B1 (en) * 2020-04-24 2021-10-26 Globalfoundries U.S. Inc. Cascode cell
CN111952187B (zh) * 2020-08-21 2022-06-24 中国科学院上海微系统与信息技术研究所 具有漏电屏蔽结构的soi场效应晶体管及其制备方法
US11917813B2 (en) * 2021-11-17 2024-02-27 Nanya Technology Corporation Memory array with contact enhancement cap and method for preparing the memory array

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909231A (zh) * 2005-08-01 2007-02-07 株式会社瑞萨科技 半导体器件及使用该半导体器件的半导体集成电路
WO2007142622A1 (en) * 2006-06-02 2007-12-13 Agere Systems Inc. Bipolar junction transistor with a reduced collector- substrate capacitance
US20100176453A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432791B1 (en) * 1999-04-14 2002-08-13 Texas Instruments Incorporated Integrated circuit capacitor and method
US6649481B2 (en) * 2001-03-30 2003-11-18 Silicon-Based Technology Corp. Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
KR100626383B1 (ko) * 2004-08-16 2006-09-20 삼성전자주식회사 부분적으로 높여진 소오스/드레인을 가지는 트랜지스터 및그 제조방법
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US20070131965A1 (en) * 2005-12-08 2007-06-14 Electronics And Telecommunications Research Institute Triple-well low-voltage-triggered ESD protection device
US7847351B2 (en) * 2008-04-11 2010-12-07 Texas Instruments Incorporated Lateral metal oxide semiconductor drain extension design
US8835936B2 (en) * 2012-11-15 2014-09-16 Globalfoundries Inc. Source and drain doping using doped raised source and drain regions
JP6120340B2 (ja) * 2013-04-24 2017-04-26 国立研究開発法人産業技術総合研究所 異種材料接合を有する半導体デバイス
CN103337519A (zh) * 2013-06-26 2013-10-02 清华大学 场效应晶体管及其形成方法
US20150001623A1 (en) * 2013-06-26 2015-01-01 Tsinghua University Field effect transistor and method for forming the same
JP2015035506A (ja) * 2013-08-09 2015-02-19 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909231A (zh) * 2005-08-01 2007-02-07 株式会社瑞萨科技 半导体器件及使用该半导体器件的半导体集成电路
WO2007142622A1 (en) * 2006-06-02 2007-12-13 Agere Systems Inc. Bipolar junction transistor with a reduced collector- substrate capacitance
US20100176453A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer

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