JP2006049628A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 ＳＯＩ部の素子に対して閾値電圧の制御及び短チャネル効果の改善を比較的簡単に行うことのできる素子構造及びその製造方法を提供する。
【解決手段】 半導体装置１０は、支持基板１３と、前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜１４と、前記埋め込み絶縁膜上に設けられたシリコン層１５と、前記シリコン層に設けられたＭＯＳＦＥＴ１１と、前記ＭＯＳＦＥＴ１１の下部にあって前記支持基板１３中に局所的に設けられたトリプルウエル領域１７、１８とからなる。
【選択図】 図１

Description

本発明は半導体装置及びその製造方法に関し、特に、ＳＯＩ基板を用いた半導体集積回路装置における素子領域の微細化による高性能化を達成する素子構造及びその製造方法に関するものである。
近年、シリコン基板上に形成されるＬＳＩにおいては、用いられる素子の微細化による高性能化が著しい。これは、論理回路、もしくはＳＲＡＭ等の記憶装置に用いられるＭＯＳＦＥＴがいわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることにより性能改善がなされている。さらに重要な点はソース／ドレイン領域の接合深さを浅くすることにより短チャネル効果を抑制することがある。
これらの要件を満たすために、ＳＯＩ上にＭＯＳＦＥＴを形成し、これによりＬＳＩを構成することが試みられている。ＳＯＩ上のＭＯＳＦＥＴは部分空乏型（以下、ＰＤと略記する）と完全空乏型（以下、ＦＤと略記する）に大別され、将来的に浅い接合を必要とする世代ではよりシリコン層の膜厚の薄いＦＤ型ＭＯＳＦＥＴが有利になってくるものと考えられる。
しかしながら、ＦＤ型ＳＯＩ ＭＯＳＦＥＴには次のような欠点があることも知られている。
（１）短チャネル効果に弱く、これを防ぐためにはシリコン層を薄膜化しなければならない。
（２）チャネルが完全空乏化するような低い基板濃度であるので、閾値を自由に制御できない。
（３）寄生抵抗が大きくなる傾向にある。
このうち、閾値電圧の制御は従来型のＦＤ型ＳＯＩ ＭＯＳＦＥＴでは原理的にゲート電極の仕事関数と、シリコン層の膜厚（どの電圧で空乏層が延びきって完全空乏化チャネルになるかどうか）という要素でしか制御できなかった。
この閾値を制御する方法として、薄いチャネル部に対して上下からゲート電極で挟んで、同時に同じ電圧を印加して両側からチャネルのポテンシャルを制御しようというダブルゲート構造や、片側の電圧を固定して閾値の調節に使用するバックゲート構造などが提案されている。
しかしながら、現在までに報告されている上記の構造は非常に複雑で作りにくい構造となっており、構造の簡便化と作り易さが重視された素子構造が望まれている。特に、ＬＳＩにおいては単純に一つの閾値（Ｖｔ）だけを有するＭＯＳＦＥＴを構成することは不可能で、マルチ−Ｖｔ（複数の閾値電圧）を回路内で必ず実現しなければならないが、ＦＤ−ＳＯＩを用いたＬＳＩを構成しようとすると、従来の構造においてはマルチ−Ｖｔを構成することは必ずしも簡単ではなかった。また、支持基板に一様にドーピングして電位を印加する構造が非特許文献１に提案されている。しかし、この構造では任意の素子の閾値を制御することができず、また、ラッチアップに弱い。
また、ＳＯＩ部とＢＯＸ膜とをくりぬき、支持基板からエピタキシャル成長させたシリコン領域にＭＯＳＦＥＴを形成してＳＯＩＭＯＳＦＥＴとバルクＭＯＳＦＥＴとを混載することも非特許文献２に提案されている。
さらに、完全空乏型ＳＯＩＭＯＳＦＥＴにおいて、埋め込み酸化膜の下部にＮＭＯＳＦＥＴ制御用のＰ型ウエル領域を形成し、該Ｐ型ウエル領域をディープＮ型ウエル領域に形成して、これらウエル領域に所定の電位を与えることも特許文献１に記載されている。
図１０は従来のＦＤ−ＳＯＩＭＯＳＦＥＴ９０のチャネル方向に対して垂直方向にとった断面を示し、簡略化のためコンタクト以降の金属配線層などは省略している。前記ＭＯＳＦＥＴ９０は、支持基板９１と、極薄膜（〜１０ｎｍ）のシリコン領域９２と、比較的厚い埋め込み絶縁膜（ＢＯＸ膜、〜１５０ｎｍ）９３とゲート電極９４とからなる。
この構造において、バックゲート構造を実現しようとすると、支持基板９１に基板バイアス電圧を印加することになる。しかし、ＢＯＸ膜９３が１５０ｎｍと厚いため、印加する電圧も１０Ｖ以上にしないと、充分な電位変化を起こすことができない。また、支持基板全体に同一電圧が印加されるために、閾値を局所的に制御することができない。
特開２００３−１５２１９２ Ｔ．Ｏｈｔｏｕ ｅｔ ａｌ．：Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ（ＳＳＤＭ ２００３）ｐｐ．２７２−２７３（２００３） Ｔ．Ｙａｍａｄａ ｅｔ ａｌ．：Ｓｙｍｐ．ｏｎ ＶＬＳＩＴｅｃｈ ２００２，ｐｐ．１１２−１１３
いずれにしても、前記したように従来のＦＤ型ＳＯＩデバイスにおける閾値を制御することは容易でなく、また、マルチ−Ｖｔを構成することも困難である。
それ故、本発明の目的は、前記した従来の欠点を解消して、ＳＯＩ部の素子に対して閾値電圧の制御及び短チャネル効果の改善を比較的簡単に行うことのできる素子構造及びその製造方法を提供することにある。
本発明の第１の態様によると、半導体装置は、支持基板と、前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられたシリコン層と、前記シリコン層に設けられたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの下部にあって前記支持基板中に局所的に設けられたトリプルウエル領域とからなる。
本発明の第２の態様によると、半導体装置は、支持基板と、前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられた第１のシリコン層と、前記支持基板上に設けられたバルクの第２のシリコン層と、前記第１のシリコン層に設けられた第１のＭＯＳＦＥＴと、前記第２のシリコン層に設けられた第２のＭＯＳＦＥＴと、少なくとも前記第１及び第２のＭＯＳＦＥＴの下部にあって前記支持基板中に設けられたトリプルウエル領域とからなる。
本発明の第３の態様によると、半導体装置は、支持基板と、前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられた第１及び第２のシリコン層と、前記支持基板中に設けられ、前記第１及び第２のシリコン層を絶縁分離する絶縁分離層と、前記第１のシリコン層に設けられた完全空乏型の第１のＭＯＳＦＥＴと、前記第２のシリコン層に設けられた部分空乏型の第２のＭＯＳＦＥＴと、少なくとも前記第１及び第２のＭＯＳＦＥＴの下部にあって前記支持基板中に設けられたトリプルウエル領域とからなる。
トリプルウエル領域を支持基板中に形成し、これに電位を印加できるようにしているので、ＳＯＩＭＯＳＦＥＴのチャネル電位（ボディ電位）を変化させて局所的に閾値の制御が可能となる。さらに、薄いＢＯＸ膜を用いることにより、前記した構成が形成し易くなる。
［実施例］
図１は第１の実施例によるＳＯＩデバイス１０を示し、前記デバイスは閾値制御可能なｎ−チャネルＭＯＳＦＥＴ１１と、一定の閾値を有するｎ−チャネルＭＯＳＦＥＴ１２とを含んでいる。
前記ＳＯＩデバイス１０を構成する基板は、ｐ−型シリコンからなる支持基板１３と、前記支持基板１３上に形成され、１０ｎｍ以下、好ましくは５−１０ｎｍの厚さを有する埋め込み絶縁膜１４と、前記絶縁膜１４上に形成されたｐ−型シリコン層１５と、前記ＭＯＳＦＥＴ１１、１２間を分離する浅い絶縁分離膜１６とからなる。
前記ＭＯＳＦＥＴ１１直下の前記支持基板１３には、深いｎ−型ウエル領域１７とこの深いｎ−型ウエル領域１７中に形成された浅いｐ−型ウエル領域１８が形成される。前記ｐ−型シリコン層１５上には、通常のように、ゲート絶縁膜、ゲート電極及び側壁絶縁膜からなるゲート構造Ｇｓが設けられ、このゲート構造Ｇｓを挟んでエクステンション部を含むｎ−型ソース及びドレイン領域１９、２０がイオン注入により形成され、さらに、これらドレイン領域１９、２０上にソース及びドレイン電極２１、２２が形成される。また、前記ソース及びドレイン領域１９、２０を形成するイオン注入により前記ｐ−型ウエル領域１８及び前記支持基板１３中にｎ−型領域２３がそれぞれ形成される。
このような構造において、前記支持基板１３には正の電位が、前記ｐ−型ウエル領域１８には負の電位がそれぞれ印加されて前記ＭＯＳＦＥＴ１１の閾値を高くしている。この場合、後述するように、ウエルコンタクト領域はＭＯＳＦＥＴの活性領域以外の領域に形成される。
前記ｎ−型ウエル領域１７の深さ（厚さ）は、ｐ−型ウエル領域１８に充分電圧を印加しても、これらウエル領域間に形成される空乏層が延びてｐ−型ウエル領域１８とｐ−型支持基板１３とがパンチ−スルーしないような厚さ及び不純物濃度に設定される。また、薄膜のＢＯＸ膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ Ｆｉｌｍ）１４を用いているため、ソース／ドレイン形成時のイオン注入で、不純物の一部がＢＯＸ膜を突き抜けて前記支持基板１３に入り込んでも、電気的特性には問題はない。この場合のウエル領域はＭＯＳＦＥＴのゲート形成前にチャネルイオン注入を行うが、その際にエネルギーを調整して支持基板中のしかるべきところにウエル領域を形成したものである。
また、印加する電圧もＢＯＸ膜が極めて薄膜化されているために、適度な電圧、例えば、２．５Ｖ以下の電圧でよく、ウエル領域間の耐圧、もしくはラッチアップなどに対する耐性が改善される。さらに、トリプルウエル領域を形成することにより始めて局所的に基板電圧を印加することが可能となる。
図２は図１におけるＳＯＩデバイス１０の変形例を示し、図１と同一部分には同一符号を付している。前記ＭＯＳＦＥＴ１１直下に形成される浅いｐ−型ウエル領域１８はハロ（ｈａｌｏ）イオン注入により形成される。同様に、前記ＭＯＳＦＥＴ１２直下にもハロイオン注入によりｐ−型ウエル領域１８２が形成される。
即ち、ゲート構造Ｇｓにおける側壁絶縁膜を形成する前に、レジストマスクを用いて、基板に対して左右斜め方向（例えば、基板に対して６０度から３０度程度傾斜した方向）からＢＦ２からなるハロイオンを前記支持基板１３に注入してゲート電極と自己整合的に前記ｐ−型ウエル領域１８、１８２を形成する。ハロイオン注入の不純物としてＩｎ（インジウム）を用いることもできる。
さらに、前記ｐ−型ウエル領域１８、１８２はハロイオン注入により形成されているので、横方向の不純物プロファイルは一様でなく、ゲート電極を挟んで対称に分布している。このことは、ｎ−型ウエル領域をハロイオン注入で形成する場合も同様である。
通常ソース及びドレイン領域のエクステンション部の形成は動作電源電圧が一定ならば、閾値が異なる場合でも同じ構造が作りこまれることが多いので、前記ｐ−型ウエル領域１８、１８２は同一のハロイオン注入で形成される。なお、前記ｐ−型ウエル領域１８２は形成しなくてもよい。
電圧を印加できるようにｎ−型ウエル領域とｐ−型ウエル領域にコンタクト領域を形成したり、パンチスルーしないような条件でトリプルウエル領域を形成することは図１におけるデバイス形成と同じである。この構造ではゲート電極に対してｐ−型ウエル領域１８、１８２が自己整合的に形成されるので、比較的デザインルールが小さい素子に対しても前記したトリプルウエル領域が適用できるようになることがメリットとなる。
図３は第２の実施例によるＳＯＩデバイス３０を示し、前記デバイスは閾値制御可能なｎ−チャネルＭＯＳＦＥＴ３１とｐ−チャネルＭＯＳＦＥＴ３２とを含み、ＣＭＯＳを構成している。なお、ＭＯＳＦＥＴ３１の直下に形成される浅いｐ−型ウエル領域はハロイオン注入により形成されることを含めて図２におけるＭＯＳＦＥＴ１１と同様に構成されているので、前記ＭＯＳＦＥＴ３１の説明を省略し、前記ｐ−チャネルＭＯＳＦＥＴ３２のみ説明する。
前記ＳＯＩデバイス３０を構成する基板は、ｐ−型シリコンからなる支持基板３３と、前記支持基板３３上に形成され、１０ｎｍ以下、好ましくは５−１０ｎｍの厚さを有する埋め込み絶縁膜３４と、前記絶縁膜３４上に形成されたｎ−型シリコン層３５と、前記ＭＯＳＦＥＴ３１、３２間を分離する浅い絶縁分離膜３６とからなる。
前記ＭＯＳＦＥＴ３２直下の前記支持基板３３には、深いｐ−型ウエル領域３７とハロイオン注入により形成された浅いｎ−型ウエル領域３８が形成される。このハロイオン注入の不純物として、通常はＡｓ（ヒ素）が多く用いられるが、Ｓｂ（アンチモン）を用いることもできる。
前記ｎ−型シリコン層３５上には、通常のように、ゲート絶縁膜、ゲート電極及び側壁絶縁膜からなるゲート構造Ｇｓが設けられ、このゲート構造Ｇｓを挟んでエクステンション部を含むｐ−型ソース及びドレイン領域３９、４０がイオン注入により形成され、さらに、これらソース及びドレイン領域３９、４０上にソース及びドレイン電極４１、４２が形成される。また、前記ソース及びドレイン領域３９、４０を形成するイオン注入により前記ｎ−型ウエル領域３８中にｐ−型領域４３がそれぞれ形成される。
このような構造において、前記支持基板３３には正の電位が、図２と同様に、前記ｎ−チャネルＭＯＳＦＥＴ３１の前記ｐ−型ウエル領域には負の電位がそれぞれ印加されて前記ＭＯＳＦＥＴ３１の閾値の絶対値を大きくしている。一方、前記ｐ−チャネルＭＯＳＦＥＴ３２の前記ｎ−型ウエル領域３８には正の電位が印加されてその閾値の絶対値を大きくしている。
また、このような構造では、一見するとラッチアップを起こしそうであるが、デバイス直下のｎ−型ウエル領域、ｐ−型ウエル領域には逆バイアス電圧が印加され、ＢＯＸ膜が１０ｎｍ以下の薄膜であるという構造をしている。それ故、印加電圧をそれぞれ＋／−２Ｖ以下にできるため、パンチスルーを充分抑制できればサイリスタ動作は生じない。
前記第１の実施例と同様に、後述するように、ウエルコンタクト領域はＭＯＳＦＥＴの活性領域以外の領域に形成される。
図４は図３におけるＳＯＩデバイス３０の変形例を示し、図３と同一部分には同一符号を付すと共に、前記ｎ−チャネルＭＯＳＦＥＴ３１とｐ−チャネルＭＯＳＦＥＴ３２の説明を省略し、特徴的な部分についてのみ説明する。
即ち、前記したように、ＳＯＩデバイス３０においては不所望なラッチアップは発生しないが、どうしてもこのラッチアップが気になる場合には、図４に示すように、支持基板３３中に深いトレンチ素子分離構造（トレンチウエル領域分離構造）４４を形成して前記ｎ−チャネルＭＯＳＦＥＴ３１とｐ−チャネルＭＯＳＦＥＴ３２とを互いに分離している。
もちろんこれに限らず、ＣＭＯＳ構成でｎ−チャネルＭＯＳＦＥＴ又はｐ−チャネルＭＯＳＦＥＴだけにトリプルウエル領域を形成することも可能である。この場合、深いトレンチ素子分離を適用してウエル耐圧の異なるＭＯＳＦＥＴを組み合わせて使用することになる。
また、メタルゲート（Ｍｅｔａｌ Ｇａｔｅ）を使用した場合で、閾値がどちらかのＭＯＳＦＥＴに対しては適当な値であるが、どちらかのＭＯＳＦＥＴに対して閾値が高くなったりする場合にも前に記した構造は有効である。
図５は第３の実施例によるＳＯＩデバイス５０を示し、前記デバイスは閾値制御可能なｎ−チャネルＭＯＳＦＥＴ５１とｐ−チャネルＭＯＳＦＥＴ５２とを含み、ＣＭＯＳを構成している。この実施例においては各ＭＯＳＦＥＴの閾値の絶対値を標準型よりも低減する例を示す。なお、前記ｎ−チャネルＭＯＳＦＥＴ５１、前記ｐ−チャネルＭＯＳＦＥＴ５２及びこれらを分離するトレンチ素子分離構造５３は図４における前記ｎ−チャネルＭＯＳＦＥＴ３１、前記ｐ−チャネルＭＯＳＦＥＴ３２及びこれらを分離するトレンチ素子分離構造４４と同様であるので、これらの説明を省略し、特徴的な部分についてのみ説明する。
即ち、前記ｎ−チャネルＭＯＳＦＥＴ５１直下には、深いｐ−型ウエル領域５４とこの深いｐ−型ウエル領域５４中に形成された浅いｎ−型ウエル領域５５が形成されている。一方、前記ｐ−チャネルＭＯＳＦＥＴ５２直下には、深いｎ−型ウエル領域５６とこの深いｎ−型ウエル領域５６中に形成された浅いｐ−型ウエル領域５７が形成されている。
両方のＭＯＳＦＥＴ５１、５２の各閾値の絶対値を低くするため、ｐ−型支持基板には正の電位を与えると共に、浅いｎ−型ウエル領域５５には正の電位を、浅いｐ−型ウエル領域５７には負の電位をそれぞれ印加している。
このようなＳＯＩデバイス５０においては、前記ウエル領域５５、５７への印加電圧を増加すると、いわゆるダブルゲート構造のＭＯＳＦＥＴと同様な動作をすることになる。即ち、ＳＯＩ層のＢＯＸ側界面にも反転層が形成されてチャネルとして動作させることも可能である。しかしながら、ソース／ドレイン領域と、ゲート電極となるウエル領域がオーバーラップしているために、ゲート・ドレイン間容量（及びゲート・ソース間容量）Ｃｏｖに相当する寄生容量が大きくなり、通常のゲート電極と同じ電圧（ＡＣ電圧）を印加して動作させようとすると、非常に遅い動作しかしないことが考えられる。したがって、通常の高速回路へ組み込む場合には、支持基板側のウエル領域５５、５７に印加する電位は時間的に変化させずに固定するのがよい。動作が遅くても、電流駆動力が必要な場合には、ダブルゲートＭＯＳＦＥＴとして動作させるのがよい。
前記第１乃至第３の実施例においてはＦＤ−ＳＯＩ型ＭＯＳＦＥＴを想定しているが、ＰＤ−ＳＯＩ型ＭＯＳＦＥＴ或いはＳＯＩ基板上に形成されたバルクＭＯＳＦＥＴに対しても適用できる。前記バルクＭＯＳＦＥＴはＳＯＩ部とＢＯＸ膜とをくりぬき、支持基板上にエピタキシャル成長されたシリコン領域にＭＯＳＦＥＴを形成することにより実現される。
また、ＳＯＩ型ＭＯＳＦＥＴとバルクＭＯＳＦＥＴとを混載した場合でも、前記バルクＭＯＳＦＥＴの下部（支持基板領域又はエピタキシャル成長された領域）にトリプルウエル領域を形成することにより閾値を制御することが可能である。
図６は第４の実施例によるハイブリッドデバイス６０を示し、ＳＯＩ型ｎ−チャネルＭＯＳＦＥＴ６１とバルクｎ−チャネルＭＯＳＦＥＴ６２とを含む。なお、前記ｎ−チャネルＭＯＳＦＥＴ６１は図１における前記ｎ−チャネルＭＯＳＦＥＴ１１と同様であるので、その説明を省略し、バルクＭＯＳＦＥＴ６２のウエル領域構造についてのみ説明する。
バルクＭＯＳＦＥＴ６２は支持基板６３上にエピタキシャル成長されたシリコン領域に形成され、トレンチ素子分離構造６４により囲まれている。前記ｎ−チャネルＭＯＳＦＥＴ６２直下には、深いｎ−型ウエル領域６５とこの深いｎ−型ウエル領域６５中に形成された浅いｎ−型ウエル領域６６が形成されている。
即ち、バルクＭＯＳＦＥＴ６２直下の支持基板６３にトリプルウエル領域が形成されてその閾値を制御可能としている。ここでは、バルクＭＯＳＦＥＴ６２に対して、電位を支持基板と同じにしている。もちろん、これは別の電位であってもよい。
図７は第５の実施例によるＦＤ−ＳＯＩＭＯＳＦＥＴとＰＤ−ＳＯＩＭＯＳＦＥＴとを混載したデバイス７０を示す。一般にＦＤ−ＳＯＩＭＯＳＦＥＴとＰＤ−ＳＯＩＭＯＳＦＥＴとはシリコン部の膜厚が異なることにより違う動作をするので、ＦＤ−ＳＯＩＭＯＳＦＥＴ７１のシリコン層７３の厚さよりもＰＤ−ＳＯＩＭＯＳＦＥＴ７２のシリコン層７４を厚くしている。
それぞれの動作モードには最適のシリコン膜厚が存在し、それぞれの領域をマスクした後、酸化工程とエッチング工程の組み合わせによって所望のシリコン膜厚を得ることが可能となる。
閾値の制御はＦＤ−ＭＯＳＦＥＴ７１のみの場合も、ＰＤ−ＭＯＳＦＥＴ７２のみの場合もトリプルウエル領域を形成することで可能となる。この場合、ＰＤ−ＭＯＳＦＥＴ７２に形成されるｐ−型ウエル領域７５は、シリコン層７４の膜厚がＦＤ−ＭＯＳＦＥＴ７１のシリコン層７３よりも大きいので、支持基板のｎ−型ウエル領域７６中に形成されるｐ−型ウエル領域７７の深さに比較して、浅くなる傾向にある。なお、前記ｐ−型ウエル領域７７に対する電位の印加は図１等におけるデバイスと同様である。
また、製造方法については、通常のＦＤ−ＳＯＩデバイスと同様に形成することができ、閾値の制御したい領域に対するチャネル或いはウエルイオン注入をする工程が付加されるだけである。
図８及び図９はウエルコンタクト領域をＭＯＳＦＥＴの活性領域以外の領域に形成する構成を模式的に示し、図２乃至図４に示したｎ−チャネルＭＯＳＦＥＴに適用しており、特徴的な部分について説明する。即ち、ハロイオン注入により形成されたｐ−型ウエル領域、ソース／ドレイン電極及びゲート構造にそれぞれコンタクトを形成する様子を示している。これら図において、図９は図８の平面図におけるＩＸ−ＩＸ断面を示す。
まず、コンタクト抵抗の増大を抑制するため、コンタクトを取るべき前記ｐ−型ウエル領域８１に対して領域８２に亘ってｐ＋イオン注入を行う。このイオン注入により前記ｐ−型ウエル領域８１及びｎ−型ウエル領域８３の一部はそれぞれ深さ方向に押し下げられる。
しかる後、基板表面上に層間絶縁膜８４を形成した後、前記したｐ−型ウエル領域、ソース／ドレイン電極及びゲートに達するように、前記層間絶縁膜８４にそれぞれコンタクト孔を形成して導体を埋め込み、ｐ−型ウエル領域用コンタクト８５、ソース／ドレイン電極用コンタクト８６、８７及びゲート用コンタクト８８を形成する。なお、良好なコンタクトを得るため、図８に示すように、それぞれ３個のコンタクトが設けられている。
次に、実施の態様を示すと、下記のようになる。 （１）少なくとも１つの局所的に電位が印加されたトリプルウエル領域を有するＭＯＳＦＥＴの閾値は基板電位を印加されていないＭＯＳＦＥＴに比較して閾値の絶対値が大きい。
（２）少なくとも１つの局所的に電位が印加されたトリプルウエル領域を有するＭＯＳＦＥＴの閾値は基板電位を印加されていないＭＯＳＦＥＴに比較して閾値の絶対値が小さい。
（３）少なくとも１つのｎ−ＭＯＳＦＥＴ領域の下部の支持基板領域内に、チャネル部に近い方からｐ−ウエル領域とｎ−ウエル領域が順次形成され、ｐ−ウエル領域の不純物濃度が横方向に一様でないプロファイルを有する。
（４）少なくとも１つのｐ−ＭＯＳＦＥＴ領域の下部の支持基板領域内に、チャネル部に近い方からｎ−ウエル領域とｐ−ウエル領域が順次形成され、ｎ−ウエル領域の不純物濃度が横方向に一様でないプロファイルを有する。
（５）支持基板内に形成されたトリプルウエル領域の一部に印加する電位は、前記トリプルウエル領域が形成するｐｎ接合に対して常に逆方向バイアスになる条件で電位が印加される。
（６）支持基板内に形成されたトリプルウエル領域の一部に印加する電位は、前記トリプルウエル領域内に形成されるｐｎ接合のつくる空乏層が外側のウエル領域幅よりも狭くなるような条件で電位が印加される。
（７）少なくとも１つのｎ−ＭＯＳＦＥＴ領域下部の支持基板領域内でチャネル部直下に形成されるｐ−ウエル領域中にソース／ドレイン領域を形成するのと同じ導電型の不純物でドープされた領域が存在する。
（８）少なくとも１つのｐ−ＭＯＳＦＥＴ領域下部の支持基板領域内でチャネル部直下に形成されるｎ−ウエル領域中にソース／ドレイン領域を形成するのと同じ導電型の不純物でドープされた領域が存在する。
（９）少なくとも１つは支持基板内にトリプルウエル領域を有するｎ−ＭＯＳＦＥＴと、少なくとも１つは支持基板内にトリプルウエル領域を有するｐ−ＭＯＳＦＥＴとを組み合わせたＣＭＯＳを具備している。
（１０）支持基板内に形成されたトリプルウエル領域の一部に印加する電位は、ラッチアップを併発する電圧よりも低い条件で電位が印加される。
（１１）バルクＭＯＳＦＥＴのトリプルウエル領域にはＳＯＩ部のＭＯＳＦＥＴのトリプルウエル領域と異なった電位を印加している。
（１２）部分空乏型ＭＯＳＦＥＴのトリプルウエル領域には、完全空乏型ＭＯＳＦＥＴのトリプルウエル領域と異なった電位が印加される。
（１３）トリプルウエル領域の内側の浅いウエル領域はＭＯＳＦＥＴのソース／ドレイン領域形成時のハロ部と同じイオン注入によって、ゲート電極と自己整合的に形成される。
本発明の第１の実施例によるＳＯＩデバイスを模式的に示す断面図である。 本発明の第１の実施例によるＳＯＩデバイスの変形例を模式的に示す断面図である。 本発明の第２の実施例によるＳＯＩデバイスを模式的に示す断面図である。 本発明の第１の実施例によるＳＯＩデバイスの変形例を模式的に示す断面図である。 本発明の第３の実施例によるＳＯＩデバイスを模式的に示す断面図である。 本発明の第４の実施例によるハイブリッドデバイスを模式的に示す断面図である。 本発明の第５の実施例によるＦＤ−ＳＯＩＭＯＳＦＥＴとＰＤ−ＳＯＩＭＯＳＦＥＴとを混載したデバイスを模式的に示す断面図である。 図８はウエルコンタクト領域をＭＯＳＦＥＴの活性領域以外の領域に形成する構成を模式的に示す平面図である。 図９はウエルコンタクト領域をＭＯＳＦＥＴの活性領域以外の領域に形成する構成を模式的に示す断面図である。 従来のＦＤ−ＳＯＩＭＯＳＦＥＴ９０のチャネル方向に対して垂直方向にとった断面を模式的に示す図である。
符号の説明
１０、３０、５０…ＳＯＩデバイス、１１、１２…ｎ−チャネルＭＯＳＦＥＴ、１３、３３、６３…支持基板、１４、３４…埋め込み絶縁膜、１５、７３、７４…ｐ−型シリコン層、１６、３６…浅い絶縁分離膜、１７、５６、６５、７６、８３…深いｎ−型ウエル領域、１８、１８２、５７、７５、７７、８１…浅いｐ−型ウエル領域、１９、２０…ソース及びドレイン領域、２１、２２…ソース及びドレイン電極、２３…ｎ−型領域、Ｇｓ…ゲート構造、３１、５１…ｎ−チャネルＭＯＳＦＥＴ、３２、５２…ｐ−チャネルＭＯＳＦＥＴ、２７、３５…ｎ−型シリコン層、３７、５４…深いｐ−型ウエル領域、３８、５５…浅いｎ−型ウエル領域、３９、４０…ｐ−型ソース及びドレイン領域、４１、４２…ソース及びドレイン電極、４３…ｐ−型領域、４４、５３、６４…深いトレンチ素子分離構造、６０…ハイブリッドデバイス、６１…ＳＯＩ型ｎ−チャネルＭＯＳＦＥＴ、６２…バルクｎ−チャネルＭＯＳＦＥＴ、７０…ＦＤ−ＳＯＩＭＯＳＦＥＴとＰＤ−ＳＯＩＭＯＳＦＥＴとを混載したデバイス、８２…領域、８４…層間絶縁膜、８５…ｐ−型ウエル領域用コンタクト、８６、８７…ソース／ドレイン電極用コンタクト、８８…ゲート用コンタクト

Claims (5)

  1. 支持基板と、
    前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜と、
    前記埋め込み絶縁膜上に設けられたシリコン層と、
    前記シリコン層に設けられたＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴの下部にあって前記支持基板中に局所的に設けられたトリプルウエル領域と
    からなることを特徴とする半導体装置。
  2. 支持基板と、
    前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜と、
    前記埋め込み絶縁膜上に設けられた第１のシリコン層と、
    前記支持基板上に設けられたバルクの第２のシリコン層と、
    前記第１のシリコン層に設けられた第１のＭＯＳＦＥＴと、
    前記第２のシリコン層に設けられた第２のＭＯＳＦＥＴと、
    少なくとも前記第１及び第２のＭＯＳＦＥＴの下部にあって前記支持基板中に設けられたトリプルウエル領域と
    からなることを特徴とする半導体装置。
  3. 支持基板と、
    前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜と、
    前記埋め込み絶縁膜上に設けられた第１及び第２のシリコン層と、
    前記支持基板中に設けられ、前記第１及び第２のシリコン層を絶縁分離する絶縁分離層と、
    前記第１のシリコン層に設けられた完全空乏型の第１のＭＯＳＦＥＴと、
    前記第２のシリコン層に設けられた部分空乏型の第２のＭＯＳＦＥＴと、
    少なくとも前記第１及び第２のＭＯＳＦＥＴの下部にあって前記支持基板中に設けられたトリプルウエル領域とからなることを特徴とする半導体装置。
  4. 前記トリプルウエル領域における１つのウエル領域は局所的に電位を印加するためのウエルコンタクト領域を有することを特徴とする請求項１乃至３のいずれか１記載の半導体装置。
  5. 前記トリプルウエル領域間にトレンチにより形成された素子分離領域を有することを特徴とする請求項３記載の半導体装置。
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